altiumdesigner基于fpga系統(tǒng)設(shè)計功能培訓

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1、1AltiumDesignerFPGA系統(tǒng)設(shè)計培訓AltiumDesignerFPGASystemDesignTrainingAltiumDesigner—跨平臺FPGA設(shè)計解決方案Editor:DrogyHua2PCB與FPGA設(shè)計的系統(tǒng)集成AltiumDesigner將傳統(tǒng)的PCB設(shè)計與數(shù)字邏輯電路設(shè)計及基于FPGA的嵌入式軟件設(shè)計集成起來，突破了傳統(tǒng)板級設(shè)計的界限；從而使系統(tǒng)電路設(shè)計、驗證及CAM輸出功能結(jié)合在一起。PCB與FPGA引腳的雙向同步功能，充分詮釋了Altium公司為主流設(shè)計人員提供易學、易用的EDA設(shè)計工具的

2、一貫理念。同時，基于FPGA的片上可編程系統(tǒng)設(shè)計（SOPC）功能的引入，更加弱化了軟硬設(shè)計的差異，為傳統(tǒng)的電子設(shè)計拓寬了應用領(lǐng)域。3AltiumDesigner之數(shù)字邏輯設(shè)計系統(tǒng)控制功能數(shù)字邏輯電路設(shè)計FPGA設(shè)計仿真虛擬儀器4系統(tǒng)控制功能設(shè)計流程的圖形化通過系統(tǒng)界面自動調(diào)用FPGA廠商提供的工具進行布局及布線設(shè)計環(huán)境中的集中過程監(jiān)控提供及時的反饋從而實現(xiàn)交互式設(shè)計方法Altium稱這種交互式設(shè)計方法為“LiveDesign”5文件和項目管理綜合，布局及布線,下載的過程控制物理或‘硬’設(shè)備鏈邏輯或‘軟’設(shè)備鏈Nexus元件層次F

3、PGA系統(tǒng)控制界面6系統(tǒng)控制功能提供綜合及器件編程控制提供物理硬件訪問及邊界掃描(boundaryscan)多個Nanoboard開發(fā)板可被連接在一起JTAG或稱‘硬’鏈7系統(tǒng)控制功能JTAG‘硬’鏈使你可與Nanoboards開發(fā)板上物理設(shè)備互動JTAG或稱‘硬’鏈8系統(tǒng)控制功能支持Nexus協(xié)議的虛擬儀器與PC間通訊虛擬儀器Nexus或稱‘軟’鏈9系統(tǒng)控制功能Protel2004虛擬儀器:邏輯分析儀內(nèi)存容量從1K到幾MB頻率發(fā)生器頻率計數(shù)器IO模塊單座,雙座,四座10系統(tǒng)控制功能Nexus鏈路元件層次11系統(tǒng)控制功能系統(tǒng)級硬

4、件調(diào)試過程用虛擬儀器及邊界掃描進行測試更新并重新綜合下載到Nanoboard進行下一輪測試NanoBoard‘軟’Nexus鏈‘硬’JTAG鏈FPGA布局&布線交互式硬件調(diào)試虛擬儀器（Virtualinstrumentation）邊界掃描（BoundaryScan）硬件描述源文件[原理圖&VHDL]系統(tǒng)綜合系統(tǒng)下載12AltiumDesigner之數(shù)字邏輯設(shè)計系統(tǒng)控制功能數(shù)字邏輯電路設(shè)計FPGA設(shè)計仿真虛擬儀器13數(shù)字邏輯電路設(shè)計AltiumDesignerProtel2004集成一個高效、通用的跨平臺可編程數(shù)字邏輯器件開發(fā)工具

5、，為數(shù)字邏輯器件設(shè)計提供了許多方便快捷的設(shè)計手段；AltiumDesignerProtel2004支持原理圖(Schematic)及硬件描述語言（包括：VHDL和VerilogHDL）的設(shè)計輸入模式；AltiumDesignerProtel2004提供對設(shè)計的功能性仿真、系統(tǒng)仿真、時序分析及實時驗證等功能；AltiumDesignerProtel2004為用戶系統(tǒng)設(shè)計提供豐富的跨器件平臺的預綜合及驗證的IP內(nèi)核，支持用戶創(chuàng)建通用的IP內(nèi)核；AltiumDesignerProtel2004為用戶提供自動測試平臺生成器；Altium

6、DesignerProtel2004支持對可編程數(shù)字邏輯器件引腳約束定義的導入，包括Altera、Xilinx、Actel等器件原廠商開發(fā)工具下的引腳定義文件;14數(shù)字邏輯電路設(shè)計FPGA設(shè)計中所用的IP元件15數(shù)字邏輯電路設(shè)計對目標FPGA進行綜合EDIF元件詳述1.由VHDL上產(chǎn)生圖表符(SheetSymbol)2.創(chuàng)建預先合成元件創(chuàng)建IP元件兩種方法:只要系統(tǒng)綜合一次，VHDL就綜合一次整個系統(tǒng)綜合期間，EDIF元件被用作暗箱16數(shù)字邏輯電路設(shè)計之IPCore創(chuàng)建預先合成的IP內(nèi)核器件由于芯片設(shè)計的復雜性和生產(chǎn)面市時間對于

7、保證終端市場的成功率至關(guān)重要。設(shè)計師不斷尋求縮短設(shè)計周期的方法。以及更有效的設(shè)計方式。隨著我們步入系統(tǒng)級芯片時代，利用IP內(nèi)核和可編程邏輯進行設(shè)計復用顯得日趨重要。IP資源復用（IPReuse）是指在集成電路設(shè)計過程中，通過繼承、共享或購買所需的如知識產(chǎn)權(quán)內(nèi)核，然后再利用EDA工具進行設(shè)計、綜合和驗證。從而加速流片設(shè)計過程，降低開發(fā)風險。IPReuse已逐漸成為現(xiàn)代集成電路設(shè)計的重要手段，在日新月異的各種應用需求面前，超大規(guī)模集成電路設(shè)計時代正步入一個IP整合的時代。IPReuse不僅僅應用于專用集成電路設(shè)計，對基于FPGA的嵌

8、入式系統(tǒng)設(shè)計領(lǐng)域而言，更是具有舉足輕重的地位。AltiumDesigner為廣大的工程師提供了一個設(shè)計IPCore的平臺，可以采用原理圖和HDL語言相結(jié)合的方式進行設(shè)計的捕獲，并且根據(jù)不同的配置對同一個IPCore進行綜合，以生成針對不同F(xiàn)PGA的IPCore。