dsp builder用戶指南(中文)

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1、DSPBuilder6.0用戶指南1.關(guān)于DSPBuilder特性nDSPBuilder支持以下特性：把MathWorksMATLAB(信號處理工具箱和濾波設(shè)計(jì)工具箱)和Simulink軟件與Altera公司的QuartusII軟件連接。n支持以下ALTERA器件系列：lStratix?,StratixGX,StratixII和StratixIIGX器件lCyclone和CycloneII器件lAPEX?II，APEX20KC和APEX20KE器件lMercury?器件lACEX?1K器件lFLEX10K?和FLEX?6000器

2、件n使用AlteraDSP開發(fā)板快速建立樣機(jī)。n支持SignalTap?II邏輯分析儀，探測來自DSP上Altera器件嵌入式信號分析儀和把數(shù)據(jù)轉(zhuǎn)入到MATLAB工作空間，以利用可視化分析。n在AltLib庫中支持的HDL轉(zhuǎn)入模塊：lVHDL或VerilogHDL設(shè)計(jì)授權(quán)轉(zhuǎn)入l轉(zhuǎn)入在Quartus工程文件中的HDLn回路中的硬件模塊(HIL)能夠使FPGA硬件在Simulink(AltLablibrary)中加速二次模擬。n在SOPCBuilderLinkLibrary中的AvalonBlockset包括了你能用于建立一些定制邏

3、輯的模塊，這些定制邏輯和NiosII以及其它的SOPCBuilder設(shè)計(jì)一起工作。l低級Avalon和輔Avalon接口模塊lAvalonReadFIFO和AvalonWriteFIFO捆綁模塊l全部Avalon模塊是用戶可以配置的l分離的模塊可用來支持Avalon端口l將Avalon接口拖拉進(jìn)DSPBuilder設(shè)計(jì)模塊中，你能建立任何的AvalonSOPC元件l根據(jù)Simulink中的仿真，你能驗(yàn)證Avalon接口，用生成的HDL和PTF文件把你的設(shè)計(jì)輸出到SOPEBuildern包括狀態(tài)機(jī)模塊。n支持DSP系統(tǒng)算法和執(zhí)行的

4、統(tǒng)一表示。n自動生成VHDL或VerilogHDL測試平臺或者自動地從MATLAB和Simulink測試向量中自動生成QuartusII向量文件(.vec)。n自動啟動QuartusII編譯。n使能用位及周期精確設(shè)計(jì)仿真。n提供和Simulink軟件一起使用的各種定點(diǎn)算法和邏輯運(yùn)算。n生成HDL信號名的自動傳播。n使用MATLAB工作空間或已標(biāo)記的子系統(tǒng)變量，你能說明模塊參數(shù)對話框中的大部分值。一般描述在Altera可編程邏輯器件(PLDs)的數(shù)字信號處理(DSP)系統(tǒng)設(shè)計(jì)中，需要高級算法與硬件描述語言(HDL)開發(fā)工具。Alt

5、eraDSPBuilder集成了這些工具，把MathWorks的MATLAB和Simulink系統(tǒng)級設(shè)計(jì)工具的算法開發(fā)、仿真和驗(yàn)證能力與VHDL和Verilog設(shè)計(jì)流程(包括AlteraQuartusII軟件)組合在一起。借助于你在友好的算法環(huán)境中生成的DSP設(shè)計(jì)硬件表示，DSPBuilder縮短了DSP設(shè)計(jì)周期，你能把已存在的MATLAB函數(shù)和Simulink模塊與AlteraDSPBuilder模塊以及AlteraIPMegaCore?函數(shù)組合在一起，把系統(tǒng)級設(shè)計(jì)和執(zhí)行DSP算法開發(fā)連接在一起。在這種方法中，DSPBuild

6、er允許系統(tǒng)、算法和硬件設(shè)計(jì)人員共享一個共同的開發(fā)平臺。你能使用DSPBuilder中的塊在Simulink中建立一個模擬系統(tǒng)的硬件執(zhí)行。DSPBuilder包含位和周期精確的Simulink塊，這些塊又包括許多基本操作，如算法或存儲函數(shù)以及對關(guān)鍵設(shè)計(jì)特性優(yōu)勢的運(yùn)用，如嵌入式PLLs，DSP塊或嵌入式存儲器。你能使用在DSPBuilder模型中的MegaCore函數(shù)去生成一體化函數(shù)。除此之外，你還能在執(zhí)行部分FPGA設(shè)計(jì)的過程中體驗(yàn)到更快的硬件模擬性能和更豐富的儀器使用環(huán)境。DSPBuilder信號編譯器可讀取Simulink模

7、型文件(.mdl)，使用DSPBuilder和MegaCore函數(shù)生成VHDL和VerilogHDL文件及Tcl腳本，以便進(jìn)行合成，硬件執(zhí)行和仿真。1.2.1具有可編程邏輯的高速DSP可編程邏輯提供在專用數(shù)字信號處理器上的性能優(yōu)點(diǎn)?？删幊踢壿嬆軌虮豢醋鳛樵惲校渲忻恳粋€能夠被配置為復(fù)雜處理器例行程序。這些處理器例行程序則能夠以串聯(lián)連接在一起(以同樣的方法，數(shù)字信號處理器能夠執(zhí)行他們)，或他們能夠并聯(lián)連接。在并行情況下，他們提供標(biāo)準(zhǔn)數(shù)字信號處理器同時執(zhí)行上百條指令操作的性能。有益于這種改進(jìn)性能的算法包括具有正向誤差校正(FEC

8、)，調(diào)制/解調(diào)和加密。設(shè)計(jì)流程當(dāng)使用DSPBuilder時，在MATLAB/Simulink軟件上生成的設(shè)計(jì)模型來啟動。在你已生成你的模型后，你能為綜合和QuartusII編譯輸出VHDL文件，或生成VHDL或VerilogHDL仿真文件。設(shè)計(jì)流程包括下列步驟：