eda技術(shù)與vhdl語(yǔ)言第三章.ppt

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1、3.4VHDL語(yǔ)言的基本語(yǔ)句VHDL語(yǔ)言描述系統(tǒng)硬件行為時(shí)，按語(yǔ)句執(zhí)行順序可以分為順序（Sequential）描述語(yǔ)句和并發(fā)（Concurrent）描述語(yǔ)句。靈活運(yùn)用這兩類語(yǔ)句就可以正確地描述系統(tǒng)的并發(fā)行為和順序行為。例如，進(jìn)程語(yǔ)句（ProcessStatement）是一個(gè)并發(fā)語(yǔ)句。在一個(gè)構(gòu)造體內(nèi)可以有幾個(gè)進(jìn)程語(yǔ)句同時(shí)存在，各進(jìn)程語(yǔ)句是并發(fā)執(zhí)行的。但是，在進(jìn)程內(nèi)部所有語(yǔ)句應(yīng)是順序描述語(yǔ)句，也就是說，是按書寫的順序自上至下，一個(gè)語(yǔ)句一個(gè)語(yǔ)句地執(zhí)行的。例如，IF語(yǔ)句、LOOP語(yǔ)句等都屬于此類順序描述語(yǔ)句。1、順序描述語(yǔ)句執(zhí)行順序與書寫順序一致，與傳統(tǒng)軟件設(shè)計(jì)語(yǔ)言的特點(diǎn)相似。順

2、序語(yǔ)句只能用在進(jìn)程與子程序中。在VHDL語(yǔ)言中順序描述語(yǔ)句主要有以下幾種：*信號(hào)代入語(yǔ)句；*變量賦值語(yǔ)句；*WAIT語(yǔ)句；*IF語(yǔ)句；*CASE語(yǔ)句；*LOOP語(yǔ)句；*NEXT語(yǔ)句；*EXIT語(yǔ)句；2、并發(fā)描述語(yǔ)句VHDL的并發(fā)語(yǔ)句用來描述一組并發(fā)行為，它是并發(fā)執(zhí)行的，與程序的書寫順序無關(guān)。＊進(jìn)程語(yǔ)句（PROCESS）；＊并發(fā)（CONCURRENT）信號(hào)代入語(yǔ)句；＊條件（CONDITIONAL）信號(hào)代入語(yǔ)句；＊選擇（SELECTIVE）信號(hào)代入語(yǔ)句；＊并發(fā)（CONCURRENTPROCEDURE）過程調(diào)用語(yǔ)句；＊塊（BLOCK）語(yǔ)句。3.4.1信號(hào)代入語(yǔ)句信號(hào)代入語(yǔ)句的作

3、用是將數(shù)據(jù)或表達(dá)式的結(jié)果賦給一個(gè)目標(biāo)對(duì)象，目標(biāo)對(duì)象可以是內(nèi)部信號(hào)，也可以是端口信號(hào)。信號(hào)代入語(yǔ)句可分為：簡(jiǎn)單信號(hào)代入語(yǔ)句、條件信號(hào)賦值語(yǔ)句和選擇信號(hào)賦值語(yǔ)句三種。1、簡(jiǎn)單信號(hào)代入語(yǔ)句簡(jiǎn)單代入語(yǔ)句可以在進(jìn)程內(nèi)部使用，按順序執(zhí)行；代入語(yǔ)句也可以在構(gòu)造體內(nèi)部的進(jìn)程外使用，且并發(fā)執(zhí)行。并發(fā)代入語(yǔ)句在仿真時(shí)刻同時(shí)運(yùn)行，它表征了各個(gè)獨(dú)立器件的各自的獨(dú)立操作。如：a<=b+c;d<=e*f;--分別描述加法器和乘法器行為。在實(shí)際系統(tǒng)中加法器和乘法器是同時(shí)并發(fā)執(zhí)行的。書寫格式：目的信號(hào)量<=信號(hào)量表達(dá)式；意義：將右邊信號(hào)量表達(dá)式的值賦給左邊的目的信號(hào)量。1、簡(jiǎn)單信號(hào)代入語(yǔ)句（續(xù)）代入符號(hào)

4、“<=”的右邊可以用算術(shù)表達(dá)式，也可以用邏輯運(yùn)算表達(dá)式，還可以用關(guān)系操作表達(dá)式。注意1)代入符號(hào)與小于等于的區(qū)別；2)代入符號(hào)兩邊信號(hào)量的類型和長(zhǎng)度應(yīng)一致；a.一個(gè)進(jìn)程：最后一次賦值有效補(bǔ)充：信號(hào)的多次賦值architecturertlofexissignala:std_logic;beginprocess(…)begina<=b;…a<=c;endprocess;endrtl;--結(jié)果是a=c2、條件信號(hào)代入語(yǔ)句格式：目的信號(hào)量<=表達(dá)式1WHEN條件1ELSE表達(dá)式2WHEN條件2ELSE表達(dá)式3WHEN條件3ELSE┆表達(dá)式n;┆ELSE在每個(gè)表達(dá)式后面都跟有用“W

5、HEN”所指定的條件，如果滿足該條件，則該表達(dá)式值代入目的信號(hào)量；如果條件不滿足，則再判斷下一個(gè)表達(dá)式所指定的條件。最后一個(gè)表達(dá)式可以不跟條件，即所有條件都不滿足時(shí)條件信號(hào)代入語(yǔ)句舉例利用條件信號(hào)代入語(yǔ)句實(shí)現(xiàn)四選一邏輯電路。ENTITYmux4ISPORT(i0,i1,i2,i3,a,b:INSTD_LOGIC;q:OUTSTD_LOGIC);ENDmux4;ARCHITECTURErtlOFmux4ISSIGNALsel:STD_LOGIC_VECTOR(1DOWNTO0);BEGINsel<=b&a;q<=i0WHENsel=“00”ELSEi1WHENsel=“01

6、”ELSEi2WHENsel=“10”ELSEi3WHENsel=“11”ELSE‘X’;ENDrtl;目的信號(hào)量<=表達(dá)式1WHEN條件1ELSE表達(dá)式2WHEN條件2ELSE表達(dá)式3WHEN條件3ELSE┆表達(dá)式n;i1i3qmuxi0i2sel(0)sel(1)格式：WITH表達(dá)式SELECT目的信號(hào)量<=表達(dá)式1WHEN條件1，表達(dá)式2WHEN條件2，┆表達(dá)式nWHEN條件n；1）不能有重疊的條件分支。2）最后條件可為others。否則,全部條件必須能包含表達(dá)式的所有可能值。3）選擇信號(hào)賦值語(yǔ)句與進(jìn)程中的case語(yǔ)句等價(jià)。3、選擇信號(hào)代入語(yǔ)句注用選擇信號(hào)代入語(yǔ)句實(shí)

7、現(xiàn)四選一電路LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;ENTITYmuxISPORT(i0,i1,i2,i3,a,b:INSTD_LOGIC;q:OUTSTD_LOGIC);ENDmux;ARCHITECTUREbehaveOFmuxISSIGNALsel:INTEGER;BEGINWITHselSELECTq<=i0WHEN0,i1WHEN1,i2WHEN2,i3WHEN3,‘X’WHENOTHERS;sel<=0WHENa=‘0’ANDb=‘0’ELSE1WHENa=‘0’ANDb=‘1