pspice仿真技巧及收斂性問題

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1、開關(guān)電源Pspice仿真技巧及收斂性問題??摘要：本文主要講述了開關(guān)電源的Pspice仿真中，速度與精度的權(quán)衡，收斂性問題的常規(guī)解決方法。收斂性問題快速解決辦法目前最最快速的辦法，就是用16.0以上的版本，有自動收斂功能，能解決至少95%以上的收斂性問題。但對于原理，還是要需要了解下面一些知識。在做開關(guān)電源仿真時，經(jīng)常會遇到收斂性的問題。我也在其中遇到各種各樣的收斂性問題，根據(jù)我的經(jīng)驗和前輩的傳授，下面我對這個問題進行一個說明。?如果在仿真時遇到收斂性問題，快速解決辦法如下：設(shè)置.OPTION設(shè)置里的一些選項。_ABSTOL=0.01μ(Default=1p)_VNTO

2、L=10μ(Default=1μ)_GMIN=0.1n(Default=1p)_RELTOL=0.05(Default=0.001)_ITL4=500(Default=10)這些設(shè)置可以解決大多收斂性問題，當(dāng)然如果電路中的錯誤，它是解決不了的。如果模型不夠精確，上面的設(shè)置需要實時調(diào)整才能得到想要的結(jié)果。?開關(guān)仿真中速度與精度的權(quán)衡開關(guān)仿真就是仿真時有很多重復(fù)的周期性的上升下降信號的仿真，比如開關(guān)電源的仿真。在這種仿真中，需要丟棄一些仿真時間點，不然仿真將會非常慢。而盡管如此，開關(guān)電源的仿真還是非常慢。這種仿真中，pspice的時間步長會在一個很大的步長范圍內(nèi)波動。這個波

3、動范圍主要由一些設(shè)置限定，比如RELTOL,ABSTOL,VNTOL等。因為它是線性迭代算法，為了在信號的上升沿和下降沿得到限定精度范圍內(nèi)的值，在沿處理時，它需要提高步長細(xì)度，否則難以得到限定的仿真精度。因為一般可信的仿真精度是不可能有太大的誤差的。為解決這種問題，通?？梢酝ㄟ^設(shè)置TRTOL=25(DEFAULT7),和TMAX，將時間步長限定在開關(guān)周期的1/10到1/100之間。這樣做基本可以提高一倍的仿真速度。當(dāng)然精度應(yīng)該在可接受范圍內(nèi)。?收斂性問題在進行DC和瞬態(tài)仿真時，SPICE會先給每一個節(jié)點假定一個初始值，然后通過誤差范圍內(nèi)的數(shù)次迭代，最終得到一個誤差范圍內(nèi)

4、的結(jié)果，這個迭代次數(shù)也是有限定的，通過ITL來限定。如果在限定的迭代次數(shù)內(nèi)沒能得到誤差范圍內(nèi)的結(jié)果，那么仿真器會產(chǎn)生收斂性的問題。在DC分析時會出現(xiàn)如“NoconvergenceinDCanalysis,”“Singularmatrix,”“GMINsteppingfailed,”“Sourcesteppingfailed.”等提示，同時，仿真也停止了。在瞬態(tài)仿真中，仿真器會實時調(diào)節(jié)時間步長以求能迭代出誤差范圍內(nèi)的結(jié)果，但如果在設(shè)定的時間步長范圍內(nèi)沒能得到結(jié)果，仿真器會產(chǎn)生“Timesteptoosmall”的提示。收斂性問題會以各種形式出現(xiàn)，但主要有以下三種根本原因：

5、一、電路結(jié)構(gòu)不當(dāng)二、器件模型不當(dāng)三、仿真器設(shè)置不當(dāng)DC分析時，也有可能不正確的初始值設(shè)置、模型的不連續(xù)性（如果其中有理想開關(guān)）、不穩(wěn)定的工作點、或虛的電路阻抗。瞬態(tài)仿真問題則主要是因為模型的不連續(xù)性、不當(dāng)?shù)碾娐方Y(jié)構(gòu)、電源、或是寄生參數(shù)等。如果電路的阻抗太高或是太低都可能產(chǎn)生收斂性問題。通常，可以通過根據(jù)問題的提示逐步調(diào)地節(jié)仿真器的設(shè)置。這樣做的不足之處是它可能掩蓋了電路不穩(wěn)定的真相。當(dāng)然如果電路的模型建得足夠好，是不會有收斂性問題發(fā)生的。常用方法：許多開關(guān)電源的仿真收斂性問題都可以通常設(shè)置.OPTION中的GMIN選項來進行修復(fù)。這個選項的作用是將方程矩陣保持在良好的狀

6、態(tài)下。其默認(rèn)值是1p，通常將它設(shè)置到1n到10n之間就能解決大多收斂性問題。GMIN步增長方式是PSPICE和SPICE3中用來提高DC仿真收斂性問題的很好的方法。Pspice中將RELTOL設(shè)置成大于0.01也可能帶來收斂性問題。設(shè)置ABSTOL大于0.1u能解決電流大于幾安培時的問題，但也可能帶來更多的問題。通常，在電路結(jié)構(gòu)進行調(diào)整時，可能需要進行很多次不同的.OPTION的設(shè)置，但一旦電路的模型建得夠好時，所有的問題都沒有了。如果實在不行，可以將初始值都設(shè)置成0。最好的辦法就是一行一行地看電路的網(wǎng)表，以修正其中的不發(fā)之處。大多收斂性問題都可能是軟件的問題，但也還是

7、有少部分時候是電路本身的問題，特別是對自己電路不十分了解的人。DC收斂性問題通常解決的辦法有以下幾種：一、檢查電路的拓樸結(jié)構(gòu)和電路連接1、確認(rèn)所有器件都連對了，包括極性。2、確認(rèn)語法錯誤，包括單位沒錯（如MEG和M的不同）3、確認(rèn)所在節(jié)點對地都有直流通路。4、確認(rèn)電源都是真實值，特別是沿處。5、確認(rèn)受控源的正確性，如受表達式控制的源中，表達式中分子中不能有0二、將ITL1增加到400三、加入.NODESETs：如.NODESETV(6)=0。四、給二極管、三極管SD極并一個大電阻，用來模擬漏電流和實際的溝道阻抗。五、用脈沖源模擬直流源六、