資源描述：
《cycloneiii設(shè)計向?qū)А酚蓵T上傳分享，免費在線閱讀，更多相關(guān)內(nèi)容在行業(yè)資料-天天文庫。
1、CycloneIII設(shè)計向?qū)У谝黄盒酒x型??1.考慮器件的資源，包括LE,ram資源，硬件乘法器，PLL，全局時鐘網(wǎng)絡(luò)等。總體來說，對于FPGA設(shè)計，資源一定要留有余量，否則最后的時序收斂會比較困難。我認為使用80%左右是比較合適的。對于資源使用量在95%以上的設(shè)計，除了時序收斂，可能還會遇到一些你想不到的問題。??A.LE是5K到120K。要對設(shè)計需要的資源做一個估算，120K，對于大部分的應(yīng)用，應(yīng)該是一個很大的數(shù)字了。??B.ram資源為400K-3888Kbit.注意ram塊的大小都是9Kbit,有些模塊，比如fifo，實際上用不到9K的資源。但不管你用多少，都得占用一
2、個ram（有些情況下占用0.5個ram)。所以ram的數(shù)量是否足夠也得考慮。??C.乘法器的數(shù)量23-288個。注意是18*18bit的乘法器。實際使用時，要看應(yīng)用需要的乘法器精度是多少。D.PLL的數(shù)量為2-4個。每個PLL可以輸出5個時鐘，一般的設(shè)計夠用了。如果設(shè)計中的時鐘很多，就得仔細考慮了。E.全局時鐘網(wǎng)絡(luò)為10-20個。一般夠用，如果設(shè)計中有很多時鐘或者很多扇出(fan-out)很大的信號,比如復(fù)位信號，也得仔細考慮。2.考慮引腳，封裝和遷移A.引腳數(shù)量。設(shè)計前，就要考慮需要多少普通IO(LVTTL），這個應(yīng)該是比較好計算的。電平有幾種，因為一個bank只能1個IO電平
3、。需要多少LVDS管腳，一些小封裝器件的LVDS管腳很少。B.封裝。封裝影響到引腳數(shù)量。還影響到焊接的難度。EQFP和PQFP當(dāng)然好焊接也好拆卸，如果是BGA的，一般需要找專人焊接（需要專門的工具），價格也貴。布線難度：用BGA，還得出注意ballpitch(焊接球的間距）。1.0mm的當(dāng)然比0.8mm的好布線。F780比F484的外圈引腳數(shù)量多，當(dāng)然也好布線一些。體積：也就是芯片的大小了，比如用于移動和手持應(yīng)用，就得考慮大小了。不過體積小，布線就難，所以這時pcb的層數(shù)往往從6層起，上不封頂。C.器件遷移。也就是相同封裝，資源不同的器件可以直接替換使用。當(dāng)然都得是Cyclone
4、III的器件。這樣的好處在于，初期設(shè)計時可以用大規(guī)模的器件，設(shè)計成功后，根據(jù)實際的資源使用情況，更換更經(jīng)濟的器件來量產(chǎn)。具體的型號替換，文檔上說得很清楚，這里就不說了。如果考慮型號替換設(shè)計，要仔細核對每個芯片的引腳文檔，最后決定出畫原理圖時芯片的引腳定義。這里說一個技巧，那就是規(guī)模最大的芯片的引腳定義，一般是最接近的，但也會有修改。3.考慮器件速度????速度分為-6,-7,-8。-6是最快的，也是最貴的。每一檔次速度相差20%,包括內(nèi)部工作頻率和IO速度。FPGA的實際最高工作頻率和這些數(shù)字無關(guān)，和具體的設(shè)計相關(guān)。我的經(jīng)驗是，對于很多代碼，-8的器件能跑到130MHz左右。以前
5、用CycloneII的-8器件，只能跑到110MHz左右。說明CycloneIII比II還是有進步的。??額外說一點，器件還分商業(yè)級，工業(yè)級和汽車三種類型。我們一般采購的都是商業(yè)級器件。差別在于溫度范圍和穩(wěn)定性。如果產(chǎn)品的工作溫度在在0-70度之間，穩(wěn)定性要求也不是太高，用商業(yè)級就可以了。要求高，那就多出錢吧。1.早期功耗估計??需要提早就估算好芯片的功耗是多少，才能做好供電設(shè)計和散熱設(shè)計。下面是Altera對于CycloneIII器件的功耗估計excel表格：http://www.altera.com.cn/support...neiii_epe_72sp1.xls如果設(shè)計已經(jīng)
6、基本完成，QuartusII軟件也可以根據(jù)實際設(shè)計估算功耗。2.I/O支持??A.三類I/O標(biāo)準，包括Single-ended(單端），Voltage-referenced（參考電壓），Differential（差分）。三者各有優(yōu)缺點。不過在實際應(yīng)用中，使用哪種標(biāo)準，往往由FPGA連接的芯片決定。B.靈活的I/Obank。8個bank的I/O電壓和Vref參考電壓可以不一樣，但在每個bank內(nèi)部必須一致。在I/O電壓確定的情況下，還可以有一定的兼容性。比如2.5V和3.3V的兼容性。C.外部內(nèi)存接口。支持ddr,ddr2,qdrII，需要專門的管腳。以前的sdram和sram當(dāng)然
7、也支持，不需要專門的管腳（把時鐘腳小心處理更好）。使用top和bottom的bank速度更快，最快支持200MHz。這里簡單介紹，做高速設(shè)計，得多查文檔。D.Pin-Out文件。QuartusII工程編譯后會生成該文件，里面對引腳的描述就是該引腳最終確定的功能。對這個文件的檢查，可以幫助我們明確問題。一些多功能引腳，需要小心處理。3.選擇FPGA配置方案下面是原文中的配置方案的表格，說得很清楚。????配置方案很多，包括Activeserial(AS)：單芯片，使用Altera的
