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《數(shù)電— 4位并行乘法器的電路設(shè)計與仿真》由會員上傳分享，免費在線閱讀，更多相關(guān)內(nèi)容在行業(yè)資料-天天文庫。
1、題目：4位并行乘法器的電路設(shè)計與仿真功能要求：1.實現(xiàn)4位并行乘法器的電路設(shè)計;2.帶異步清零端；3.輸出為8位；4.單個門延遲設(shè)為5ns。設(shè)計要求v使用Verilog語言寄存器傳輸級（RTL）方法描述電路；v使用testbeach方法驗證電路；驗證要求計算總時延等。v開發(fā)環(huán)境選用Modelsim6.5b；v文檔：分析文檔、設(shè)計文檔、測試文檔、代碼和總結(jié)。v設(shè)要有完整的組合邏輯電路設(shè)計步驟；v每一步驟完成要正確合理；v設(shè)計電路時分模塊測試。時間安排v分析設(shè)計階段：周一至周二上午；v代碼編寫階段：周二下午至周三；v代碼測試優(yōu)化階段：周四；v仿真分析
2、及總結(jié)：周五上午；v驗收：周五下午。驗收標(biāo)準(zhǔn)v文檔齊全（20分）。注：無文檔不可以進(jìn)行下一步。v仿真結(jié)果正確，回答問題正確。（50分）v課程設(shè)計報告。（30分）一、分析A3A2A1A0與B3B2B1B0相乘，按乘法規(guī)則進(jìn)行計算如下：A3B0A2B0A1B0A0B0A3B1A2B1A1B1A0B1A3B2A2B2A1B2A0B2+A3B3A2B3A1B3A0B3Y7Y6Y5Y4Y3Y2Y1Y0每一列相加均采用全加器，最直接的方法是采用一位全加器，也可采用超前進(jìn)位加法器，相對延遲會更短。采用一位全加器，有兩種算法，第一種為每兩列相加，每一行加法器串行
3、進(jìn)位，這種方法相對延遲較大，設(shè)每個全加器延遲為t，采用這種方法的最大延遲為8t。第二種為斷開串行進(jìn)位的進(jìn)位鏈，以縮短每次加法的延遲。實現(xiàn)方法為：將第j步第i位的進(jìn)位輸出連到下一步（第j+1步）第i+1位的進(jìn)位輸入。但最后要添加一行串行進(jìn)位的加法器。此種方法的最大延為6t。A3B0A3B1A0B1A2B1A1B1A3B2A2B2A1B2A0B2++++A3B3A2B3A1B3A0B3++++++++A3B0A3B0A3B0A3B0//四位并行乘法器模塊modulemul4x4(reset,a,b,y);output[7:0]y;input[3:0]
4、a,b;inputreset;wire[11:0]s,co;wire[15:0]c;assign#5c[0]=a[0]&b[0],c[1]=a[1]&b[0],c[2]=a[2]&b[0],c[3]=a[3]&b[0];assign#5c[4]=a[0]&b[1],c[5]=a[1]&b[1],c[6]=a[2]&b[1],c[7]=a[3]&b[1];assign#5c[8]=a[0]&b[2],c[9]=a[1]&b[2],c[10]=a[2]&b[2],c[11]=a[3]&b[2];assign#5c[12]=a[0]&b[3],c[13
5、]=a[1]&b[3],c[14]=a[2]&b[3],c[15]=a[3]&b[3];fulladderadd0(s[0],co[0],c[1],c[4],1'b0);fulladderadd1(s[1],co[1],c[2],c[5],1'b0);fulladderadd2(s[2],co[2],c[3],c[6],1'b0);fulladderadd3(s[3],co[3],c[8],s[1],co[0]);fulladderadd4(s[4],co[4],c[9],s[2],co[1]);fulladderadd5(s[5],co[5],
6、c[10],c[7],co[2]);fulladderadd6(s[6],co[6],c[12],s[4],co[3]);fulladderadd7(s[7],co[7],c[13],s[5],co[4]);fulladderadd8(s[8],co[8],c[14],c[11],co[5]);fulladderadd9(s[9],co[9],s[7],co[6],1'b0);fulladderadd10(s[10],co[10],s[8],co[7],co[9]);fulladderadd11(s[11],co[11],c[15],co[8],
7、co[10]);assign#5y[0]=~reset&c[0];assign#5y[1]=~reset&s[0];assign#5y[2]=~reset&s[3];assign#5y[3]=~reset&s[6];assign#5y[4]=~reset&s[9];assign#5y[5]=~reset&s[10];assign#5y[6]=~reset&s[11];assign#5y[7]=~reset&co[11];endmodule//乘法器測試模塊moduletb_mul4x4;regreset;reg[3:0]a,b;wire[7:0]
8、y;integerj=0,i=0;mul4x4mul(reset,a,b,y);initialbegin$monitor($time,"
