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《芯片設(shè)計(jì)中的功耗估計(jì)與優(yōu)化技術(shù)》由會(huì)員上傳分享,免費(fèi)在線閱讀,更多相關(guān)內(nèi)容在教育資源-天天文庫(kù)。
1、20lo年節(jié)能與低功耗集成電路技術(shù)國(guó)際研討會(huì)芯片設(shè)計(jì)中的功耗估計(jì)與優(yōu)化技術(shù)電子科技大學(xué)微電子與固體電子學(xué)院于立波摘要:在芯片設(shè)計(jì)中,低功耗一直是一個(gè)重要的目標(biāo),受到封裝、供電、散熱的約束,并且最大功耗限制越來(lái)越嚴(yán)格。在本文中,首先討論了芯片中的功耗來(lái)源。接著,闡述了在設(shè)計(jì)過(guò)程初期可以采用的幾項(xiàng)可以降低功耗的技巧。本文提出的方法用于架構(gòu)設(shè)計(jì)和前段設(shè)計(jì)的初期,如功耗估計(jì)、低功耗架構(gòu)優(yōu)化和時(shí)鐘門控等。關(guān)鍵詞:低功耗設(shè)計(jì);功耗估計(jì);功耗優(yōu)化:時(shí)鐘門控Thetechniqueofpowerestimationandoptimizationin
2、ASICdesignSchoolofMicroelectronicsandSolid—StateElectronics,UESTCYuLiboAbstract:Low-powerdesignisallimportantgoalforASICdesign,whereconstraintsonpackaging,powersupplyandheatdissipationcontinuetoaddincreasinglystrictlimitstothemaximumamountofpower.Inthispaper’wediscusst
3、hesourcesofpowerconsumptioninmodernchips.Then,wepresentseveraldesignstrategiesthatcanbeusedearlyinthedesignprocesstoreducepowerconsumption.Ourmethodstargetthearchitecturalandearlyfront—enddesignphases,suchaspower-estimation,architectureoptimizationforlowpowerandclockga
4、ting.keywords:low-power;powerestimation;poweroptimization;gatedclock一引言:功耗在芯片設(shè)計(jì)中的地位長(zhǎng)期以來(lái),設(shè)計(jì)者面臨的最大挑戰(zhàn)是時(shí)序收斂,而功耗處于一個(gè)次要的地位。近年來(lái),下面的因素使功耗日益得到設(shè)計(jì)者的關(guān)注:(1)移動(dòng)應(yīng)用的興起,使功耗的重要性逐漸顯現(xiàn)。大的功耗意味著更短的電池壽命。(2)芯片集成度的提高,使供電系統(tǒng)設(shè)計(jì)成為挑戰(zhàn)。2010年節(jié)能與低功耗集成電路技術(shù)國(guó)際研討會(huì)隨著工藝的進(jìn)步,芯片內(nèi)的電路密度成倍提高,并且運(yùn)行在以前數(shù)倍的頻率之上,而片上連線越來(lái)越細(xì)
5、,片上供電網(wǎng)絡(luò)必須將更多的電力以更少的連線資源送至每個(gè)單元,如果不能做到這一點(diǎn),芯片的穩(wěn)定性和預(yù)定工作頻率都將成為問(wèn)題。IR壓降和供電網(wǎng)絡(luò)消耗的大量布線資源成為困擾后端設(shè)計(jì)者的重要問(wèn)題,現(xiàn)在這種壓力正在一步步傳導(dǎo)到前端設(shè)計(jì)者的身上,要求在設(shè)計(jì)階段減少需要的電力。(3)功耗對(duì)成本的影響日益顯著功耗決定了芯片的發(fā)熱量,封裝結(jié)構(gòu)需要及時(shí)把芯片產(chǎn)生的熱量傳遞走,否則溫度上升,造成電路不能穩(wěn)定工作。因此,發(fā)熱量大的芯片需要選擇散熱良好的封裝形式,或者額外的冷卻系統(tǒng),如風(fēng)扇等,這意味著成本的增加?;谝陨显颍某蔀楫a(chǎn)品的重要指標(biāo)與約束。下面
6、的因素在設(shè)計(jì)之初,就應(yīng)當(dāng)列入設(shè)計(jì)者的考慮范圍:(1)功耗目標(biāo)的確定①產(chǎn)品的應(yīng)用領(lǐng)域中功耗指標(biāo)的商業(yè)價(jià)值:②封裝,制程的成本影響;③實(shí)現(xiàn)的可行度,復(fù)雜度,由此帶來(lái)的設(shè)計(jì)風(fēng)險(xiǎn)和時(shí)程影響的評(píng)估;④參考值的選?。焊鶕?jù)同類產(chǎn)品,經(jīng)驗(yàn)值,工具分析確定,并隨著設(shè)計(jì)的深入不斷修正。(2)優(yōu)化方案(策略)的設(shè)定在進(jìn)一步分析之前,我們先看一下功耗的組成。二功耗的組成1.corepower功耗的組成包含RAM、ROM、時(shí)鐘樹(clocktree)和核心邏輯電路(Corelogic)等四部分,下面依次來(lái)分析。1.1RAMRAM功耗的計(jì)算是項(xiàng)復(fù)雜的任務(wù),幸運(yùn)
7、的是,memorycompiler可以為我們進(jìn)行此項(xiàng)工作。關(guān)鍵點(diǎn)在存取每個(gè)端口的速率,這可以通過(guò)考慮存取pattern類型得到,或者通過(guò)仿真得到。建議在設(shè)計(jì)初期即生成不同參數(shù)(寬度,深度,速度,port數(shù))的RAM/ROM的功耗數(shù)據(jù),以利于設(shè)計(jì)探索。1.2時(shí)鐘樹時(shí)鐘樹的功耗占到整個(gè)芯片功耗的40%~60%,因?yàn)樗母呋顒?dòng)率(100%)和正負(fù)邊沿均2010年節(jié)能與低功耗集成電路技術(shù)國(guó)際研討會(huì)消耗電力。ClockTreePower=CapacitanceXFreq×Voltage2XlatemalPowerFactor其中,電容包含寄存
8、器的電容、驅(qū)動(dòng)單元的電容和連線電容三部分。1.3核心邏輯電路定義核心邏輯電路功耗為除時(shí)鐘樹外的組合與時(shí)序單元消耗的電力。由兩部分組成:leakagecurrentcapacitiveloads1.4宏單元(macrocell)多數(shù)芯片