數(shù)字電路邏輯設(shè)計(jì)實(shí)驗(yàn)講義

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1、數(shù)字電路邏輯設(shè)計(jì)實(shí)驗(yàn)講義數(shù)字電路邏輯設(shè)計(jì)實(shí)驗(yàn)講義喻嶸王艷慶丁杰張莉葉小麗陳燕彬編內(nèi)容提要本實(shí)驗(yàn)講義根據(jù)最新制定的實(shí)驗(yàn)教學(xué)大綱，由南昌大學(xué)信息工程學(xué)院電子信息工程系幾位多年從事數(shù)字電路邏輯設(shè)計(jì)課程教學(xué)的老師合編而成?？捎糜陔娮有畔⒐こ虒I(yè)、通信工程專業(yè)《數(shù)字電路邏輯設(shè)計(jì)》實(shí)驗(yàn)課程的實(shí)驗(yàn)指導(dǎo)教材。實(shí)驗(yàn)教學(xué)內(nèi)容包括三大部分：基礎(chǔ)性實(shí)驗(yàn)、比較復(fù)雜并要求學(xué)生獨(dú)立思考的設(shè)計(jì)性實(shí)驗(yàn)、自選設(shè)計(jì)課題的綜合設(shè)計(jì)性實(shí)驗(yàn)。內(nèi)容涵蓋了數(shù)字電路的大部分基礎(chǔ)知識(shí)，包括常用的組合邏輯電路、時(shí)序邏輯電路和脈沖電路的驗(yàn)證和設(shè)計(jì)，以及這些基礎(chǔ)數(shù)字電路的在實(shí)際系統(tǒng)中的綜合應(yīng)用。i目錄實(shí)驗(yàn)一用SSI設(shè)計(jì)組合電路和冒險(xiǎn)現(xiàn)

2、象觀察.........1實(shí)驗(yàn)二MSI組合功能件的應(yīng)用.....................4實(shí)驗(yàn)三集成觸發(fā)器的應(yīng)用—第一信號(hào)鑒別電路的設(shè)計(jì).9實(shí)驗(yàn)四用集成移位寄存器實(shí)現(xiàn)序列檢測(cè)器..........11實(shí)驗(yàn)五MSI時(shí)序功能件的應(yīng)用....................13實(shí)驗(yàn)六序列信號(hào)發(fā)生器..........................18實(shí)驗(yàn)七555定時(shí)器及分頻電路....................22實(shí)驗(yàn)八D/A轉(zhuǎn)換器..............................25附錄：實(shí)驗(yàn)芯片引腳排列圖........................3

3、0ii實(shí)驗(yàn)一用SSI設(shè)計(jì)組合電路和冒險(xiǎn)現(xiàn)象觀察一、實(shí)驗(yàn)?zāi)康?．掌握用SSI設(shè)計(jì)組合電路及其檢測(cè)方法;2．觀察組合電路的冒險(xiǎn)現(xiàn)象。二、實(shí)驗(yàn)原理使用小規(guī)模集成電路(SSI)進(jìn)行組合電路設(shè)計(jì)的一般過(guò)程:1．根據(jù)任務(wù)要求列出真值表;2．通過(guò)化簡(jiǎn)得出最簡(jiǎn)邏輯函數(shù)表達(dá)式;3．選擇標(biāo)準(zhǔn)器件實(shí)現(xiàn)此邏輯函數(shù)。邏輯化簡(jiǎn)是為了使電路結(jié)構(gòu)簡(jiǎn)單和使用器件較少，要求邏輯表達(dá)式盡可能簡(jiǎn)化。但由于實(shí)際使用時(shí)要考慮電路的工作速度和穩(wěn)定可靠等因素，在較復(fù)雜的電路中，還要求邏輯清晰易懂，所以是在保證速度、穩(wěn)定可靠與邏輯清楚的前提下，盡量使用最少的器件，以降低成本。組合邏輯設(shè)計(jì)過(guò)程通常是在理想情況下進(jìn)行的，即假定一切

4、器件均沒(méi)有延遲效應(yīng)。但是實(shí)際上并非如此，信號(hào)通過(guò)任何導(dǎo)線或器件都需要一個(gè)響應(yīng)時(shí)間。例如，一般中速TTL與非門的延遲時(shí)間為10一20ns。而且由于制造工藝上的原因，各器件的延遲時(shí)間離散性很大，往往按照理想情況設(shè)計(jì)的邏輯電路，在實(shí)際工作中有可能產(chǎn)生錯(cuò)誤輸出。一個(gè)組合電路，在它的輸入信號(hào)變化時(shí)。輸出出現(xiàn)瞬時(shí)錯(cuò)誤的現(xiàn)象稱為組合電路的冒險(xiǎn)現(xiàn)象。組合電路的冒險(xiǎn)現(xiàn)象有兩種，一種稱為函數(shù)冒險(xiǎn)(即功能冒險(xiǎn))，另一種稱為邏輯冒險(xiǎn)。函數(shù)冒險(xiǎn)：當(dāng)電路有兩個(gè)或兩個(gè)以上變量同時(shí)發(fā)生變化時(shí)，變化過(guò)程中必然要經(jīng)過(guò)一個(gè)或數(shù)個(gè)中間狀態(tài)，如果這些中間狀態(tài)的函數(shù)值與起始狀態(tài)和終了狀態(tài)的函數(shù)值不同，就會(huì)出現(xiàn)瞬時(shí)的錯(cuò)誤信

5、號(hào)。是函數(shù)本身固有的。邏輯冒險(xiǎn)：在一個(gè)輸人變量發(fā)生變化時(shí)，由于各傳輸通路的延遲時(shí)間不同導(dǎo)致輸出出現(xiàn)瞬時(shí)錯(cuò)誤。本實(shí)驗(yàn)通對(duì)邏輯冒險(xiǎn)中的靜態(tài)0型冒險(xiǎn)現(xiàn)象的觀察和修正，說(shuō)明組合電路的邏輯冒險(xiǎn)的出現(xiàn)的原理及對(duì)策。靜態(tài)0型冒險(xiǎn)：在輸出恒等于1時(shí)，出現(xiàn)瞬時(shí)0輸出的錯(cuò)誤現(xiàn)象。分析和判斷：1．對(duì)于函數(shù)的與或表達(dá)式，可以通過(guò)對(duì)除變量A以外的其他變量逐個(gè)進(jìn)行賦值，若能使表達(dá)式出現(xiàn)F?A?A時(shí)，則表示電路在變量A發(fā)生變化時(shí)可能存在0型冒險(xiǎn)。增加校正項(xiàng)，該校正項(xiàng)就是被賦值各變量的乘積項(xiàng)。使其改變成F?A?A?1?1來(lái)消除。2．對(duì)于函數(shù)的卡諾圖，分析發(fā)現(xiàn)若有兩個(gè)被圈項(xiàng)的圈相切，相切部分之間相應(yīng)的變量發(fā)生變

6、化時(shí)，函數(shù)可能存在冒險(xiǎn)現(xiàn)象。消除該險(xiǎn)象的方法是增加把其兩個(gè)相切部分圈在一起的一個(gè)圈項(xiàng)。3．由與非門組成的邏輯圖中，若變量A通過(guò)兩條傳輸路徑(分別經(jīng)過(guò)的門數(shù)量差為奇1數(shù))后，驅(qū)動(dòng)同一個(gè)門電路，若在給其他各變量賦一定的值后，使這兩條路徑是暢通的。則A變量發(fā)生變化時(shí)，可能會(huì)出現(xiàn)冒險(xiǎn)現(xiàn)象。假定每個(gè)門的平均傳輸延遲時(shí)間均為ltpd那么兩條路徑經(jīng)過(guò)門的數(shù)量差就是險(xiǎn)象脈沖的可能寬度。根據(jù)不同情況還可以采取下述方法消除各種冒險(xiǎn)現(xiàn)象。1．由于組合電路的冒險(xiǎn)現(xiàn)象是在輸入信號(hào)變化過(guò)程中發(fā)生的，因此可以設(shè)法避開(kāi)這一段時(shí)間，待電路穩(wěn)定后再讓電路正常輸出。具體辦法有:(1)在存在冒險(xiǎn)現(xiàn)象的與非門的輸入端引

7、進(jìn)封鎖負(fù)脈沖。當(dāng)輸入信號(hào)變化時(shí)，將該門封鎖(使門的輸出為1)。(2)在存在冒險(xiǎn)現(xiàn)象的與非門的輸入端引進(jìn)選通正脈沖選通脈沖不作用時(shí)，門的輸出為1,選通脈沖到來(lái)時(shí)，電路才有證常輸出，顯然，選通脈沖必須在電路穩(wěn)定時(shí)才能出現(xiàn)。（3）由于冒險(xiǎn)現(xiàn)象中出現(xiàn)的干擾脈沖寬度一般很窄，所以可在門的輸出端并接一個(gè)幾百皮法的濾波電容加以消除，但這樣做將導(dǎo)致輸出波形的邊沿變壞，這在有些情況下是不允許的，僅用于低速電路。實(shí)際設(shè)計(jì)中應(yīng)當(dāng)注意組合電路的冒險(xiǎn)現(xiàn)象，當(dāng)設(shè)計(jì)出一個(gè)組合邏輯電路后,首先應(yīng)進(jìn)行分析是否存在冒險(xiǎn)可能。如