低功耗的設計與實現(xiàn)方法

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1、低功耗的設計與實現(xiàn)方法2.2CMOS電路低功耗設計的基本方法和途徑根據(jù)，在頻率一定的情況下，功耗主要取決于3個因素:工作電壓，負載電容以及開關活動性，因此功耗優(yōu)化主要從以上三方面著手。2.2.1降低工作電壓功耗與工作電壓的平方成正比，因此降低工作電壓是降低功耗的有力措施。不需要改變電路的結構降低工作電壓就可以取得減少功耗的顯著效果，而且降低電壓是針對整個芯片，而不是針對某一個單元，因此降低工作電壓比減小負載電容和減小活動性更易見效。但是降低電壓并不是無限制的，降低電壓必須考慮電路的速度。圖2-3顯示了在不同設計階段降低電壓的措施。圖2-3.在不同設計階段降低電壓的措施電壓

2、降低時，延時增加，導致電路性能的下降，如圖2-4所示。由于CMOS器件電流Idd∝(Vdd-Vt)2，可得電路延時。當Vdd>>Vt，時降低電壓延時呈線性增加，此時可以用改變電路結構等措施來彌補低電壓帶來的延時增加，但當電壓進一步降低到接近閾值電壓時，漏電流迅速增大。為了避免這種情況發(fā)生，一般應保證它在0.13V～0.11V之間。圖2-4.工作電壓對功耗和性能的影響2.2.2降低負載電容動態(tài)功耗與負載電容成正比，因此減小負載電容成為降低功耗的另外一個重要途徑。在CMOS電路中，電容主要由兩方面構成:一方面是器件柵電容和節(jié)點電容，它們和器件工藝有關;另一方面是連線電容。值得

3、注意的是，隨著工藝的發(fā)展，連線電容已經(jīng)超過器件電容。為了減小電容，在工藝方面可以選擇小的器件，物理設計時減小連線長度。圖2-5顯示了在不同設計階段降低負載電容的措施。圖2-5.在不同設計階段降低負載電容的措施2.2.3減少開關活動性在CMOS電路中，功耗和開關活動性息息相關。若信號活動性為0，即使負載電容很大，它也不消耗能量。開關活動性與數(shù)據(jù)頻率和開關活動率有關，描述單位時間內信號到達節(jié)點的次數(shù)，而活動率則描述到達節(jié)點時信號的翻轉幾率。值得注意的是，在有些CMOS電路中，偽跳變占據(jù)了相當一部分開關活動性。由于此類信號沒有任何作用，因此它造成系統(tǒng)功耗的白白損失。偽跳變由電路

4、中的比較器、進位加法器、解碼器等運算邏輯部件形成，它一旦形成便向下一級電路傳播，直到寄存器為止。因此它所造成的功耗與它流過的路徑有關。它傳播經(jīng)過的單元越多，浪費的功耗便越多。為了降低偽跳變帶來的浪費，一種辦法是消除偽跳變的產(chǎn)生;另一辦法是縮短其傳播長度。2.2.4低功耗的途徑如上所述，決定功耗的因素有工作電壓，負載電容或開關活動性，CMOS電路的低功耗設計必須綜合考慮這三個因素。具體的途徑有：1.避免浪費:對系統(tǒng)進行有效的功耗管理，用門控技術關閉沒有任務的單元，甚至在系統(tǒng)閑置時關閉電源；合理選擇邏輯單元避免或減小偽跳變的產(chǎn)生；用專用電路代替可編程硬件，采取規(guī)則算法和結構減

5、少控制電路；另外，在系統(tǒng)集成時，需要根據(jù)系統(tǒng)需求合理地選擇集成部件。2.面積、性能和功耗的均衡設計：必要時用少許面積或性能換取功耗。這三個約束往往相互制約，但可以相互轉化，因此在低功耗設計中，常常用少許面積或性能換取功耗的優(yōu)化。例如，可以通過并行設計和流水線設計。3.合理的布局和劃分，使數(shù)據(jù)盡可能在模塊內處理：在CMOS電路中，數(shù)據(jù)總線是功耗的一個重要來源，因為它具有很高的開關活動性和負載電容。信號通過總線在芯片的各個單元之間傳送，造成嚴重的功耗。為了避免或減小這種高功耗的總線通訊，可以對數(shù)據(jù)路徑進行合理的布局和劃分，盡量使數(shù)據(jù)在模塊內處理，使用功耗相對較低的局部總線。2

6、.3工藝級低功耗技術1、工藝層次工藝上，考慮的低功耗技術主要有：降低閾值電壓，減小管子尺寸，增加金屬層數(shù)，采用其他特殊工藝等。從對功耗來源的分析知，減少電源電壓可以有效地降低電路功耗，但是在閾值電壓不變的情況下，會影響電路速度。為此，要求同時減少閾值電壓，閾值電壓并不是越小越好，一般應保證它在0.13V～0.11V之間。采用先進工藝，能得到更小的管子尺寸，有助于減少開關電容，即使電源電壓不變，電路功耗也能得到降低。多層金屬疊層布線，可以不用再為走線而預留空間，不僅節(jié)約了芯片面積，也避免使用大范圍連線，從而可以減少開關電容,降低電路功耗。當然,疊加的金屬層也會導致耦合寄生電

7、容的增加，抵消部分節(jié)約的功耗。另外，針對減少器件漏電流問題，可以采用一些特殊工藝，如采用絕緣體上硅(SilicononInsulator，SOI)工藝、多閾值電壓器件、低溫CMOS器件、動態(tài)襯底偏置器件以及介電常數(shù)更高的柵氧材料等。2、版圖層次版圖優(yōu)化必須同時優(yōu)化器件和互連。這方面的工作主要是基于Elmore模型。但這些模型沒有顯式地將互連延遲、功耗與晶體管、引線的尺寸聯(lián)系起來。所以有必要建立適當?shù)哪Ｐ?，以實現(xiàn)版圖級的功耗優(yōu)化。版圖設計，不再以最小面積容納所有電路模塊為目標，而是應考慮如何使開關頻繁的路徑最短化。版圖設計中最簡