基于 vhdl 語言的8位加法器的設(shè)計(jì)

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1、基于VHDL語言的8位加法器的設(shè)計(jì)作者：吳中友（陜理工物理電子信息科學(xué)與技術(shù)專業(yè)07級(jí)1班，陜西漢中723000）指導(dǎo)教師：蔣嬡[摘要]利用VHDL言語，實(shí)現(xiàn)兩個(gè)4位并行進(jìn)位加法器，然后將其級(jí)聯(lián)成為一個(gè)8位加法器，再實(shí)現(xiàn)一個(gè)二進(jìn)制轉(zhuǎn)換成十進(jìn)制動(dòng)態(tài)顯模塊，以顯示相加結(jié)果，并在仿真軟MAX+plusII中進(jìn)行仿真。[關(guān)鍵詞]VHDL、加法器、MAX+plusIIDesignof8-bitAdderbasedonVHDLWuZhongyou(DepartmentofPhysics,ShaanxiUniversityofTechnology,Hanzhong,Shaanxi723000

2、)Tutor:JiangYuanAbstract:usingVHDL,andtheroadtoachievetwo4-bitadder,andthencascadeintoan8-bitadder,andthenconvertedtodecimalbinarytoachieveadynamicexplicitmoduletodisplaythesumoftheresults,andthesimulationsoftwareMAX+plusIIforsimulation.KeywordsVHDL,adder,MAX+plusII0.引言加法器是用來實(shí)現(xiàn)加法的器件，即它是產(chǎn)生數(shù)的和

3、的裝置。加數(shù)和被加數(shù)為輸入，和數(shù)與進(jìn)位為輸出的裝置為半加器。若加數(shù)、被加數(shù)與低位的進(jìn)位數(shù)為輸入，而和數(shù)與進(jìn)位為輸出則為全加器。加法器常用作計(jì)算機(jī)算術(shù)邏輯部件，執(zhí)行邏輯操作、移位與指令調(diào)用，是計(jì)算機(jī)進(jìn)行算術(shù)邏輯運(yùn)算的基本部件。研究加法器的實(shí)現(xiàn)對(duì)于電子硬件設(shè)計(jì)及其的理論發(fā)展的認(rèn)識(shí)和理解具有重要意義。1.設(shè)計(jì)原理加法器是數(shù)字系統(tǒng)中的基本邏輯器件。為了節(jié)省系統(tǒng)資源，減法器和硬件乘法器一般都由加法器來構(gòu)成。但寬位加法器的設(shè)計(jì)是很耗費(fèi)資源的，因此在實(shí)際的設(shè)計(jì)和相關(guān)系統(tǒng)的開發(fā)中需要注意資源的利用率和進(jìn)位速度兩方面的問題。多位加法器的構(gòu)成有兩種方式：并行進(jìn)位和串行進(jìn)位方式。并行進(jìn)位加法器設(shè)有并

4、行進(jìn)位產(chǎn)生邏輯，運(yùn)算速度快；串行進(jìn)位方式是將全加器級(jí)聯(lián)構(gòu)成多位加法器。通常，并行加法器比串行級(jí)聯(lián)加法器的資源占用更多的資源，并且隨著位數(shù)的增加，相同位數(shù)的并行加法器比串行加法器的資源占用差距也會(huì)越來越大。實(shí)驗(yàn)及事實(shí)證明，4位二進(jìn)制并行加法器和串行級(jí)聯(lián)加法器占用幾乎相同的資源。這樣，多位數(shù)加法器由4位二進(jìn)制并行加法器級(jí)聯(lián)構(gòu)成是較好的折中選擇。因此，8位加法器采用兩個(gè)4位二進(jìn)制并行加法器級(jí)聯(lián)而成。1.1.實(shí)現(xiàn)框圖1.1.1.四位加法器的實(shí)現(xiàn)框圖如圖1.1.1所示，四位加法器采用四個(gè)一位全加器級(jí)連成串行進(jìn)位加法器。圖1.1　四位串行進(jìn)位加法器其中CSA為一位全加器，A和B為加法器的輸

5、入位串，對(duì)于四位加法器則位寬為4位，D為加法器輸出位串，位寬和輸入位串相同，C為進(jìn)位輸入（Ci）或輸出（Co）。0.1.1.減小運(yùn)算的延遲顯然，對(duì)于圖1.1.1這種方式，因高位運(yùn)算必須要等低位進(jìn)位來到后才能進(jìn)行，因此它的延遲相當(dāng)大，運(yùn)算效率低。由于運(yùn)算的延遲主要是由進(jìn)位延遲引起的，所以減少進(jìn)位的延遲對(duì)提高運(yùn)算速度非常有效。采用圖1.1.2所示方法，將進(jìn)位中的迭代關(guān)系去掉，則各位彼此獨(dú)立，進(jìn)位傳播不復(fù)存在。因此，總的延遲是兩級(jí)門的延遲。這樣便可大大減小運(yùn)算的延遲，從而提高運(yùn)算效率，實(shí)現(xiàn)高速運(yùn)算。圖1.2　四位加法器的超前進(jìn)位的實(shí)現(xiàn)圖1.2為四位加法器的超前進(jìn)位的實(shí)現(xiàn)原理圖，其中，

6、G表示進(jìn)位生成位串，與輸入位寬相同，P表示進(jìn)位傳輸位串，與輸入位寬相同。其意義為：如G為1，則必定產(chǎn)生進(jìn)位，若P為1，則向高位傳輸進(jìn)位。當(dāng)進(jìn)行加法運(yùn)算時(shí)，G=AandB，P=AorB；當(dāng)進(jìn)行減法運(yùn)算時(shí)，G=Aand(notB)，P=Aor(notB)。根據(jù)圖1.2可得到四位加法器的各級(jí)進(jìn)位輸出為：C0=G0orP0andCiC1=G1orP1andCo=G1orP1andG0orP1andP0andCiC2=G2orP2andC1=G2orP2andG1orP2andP1andG0orP2andP1andP0andCiC3=G3orP3andC2=G3orP3andG2orP2

7、andG1orP2andP1andG0orP2andP1andP0andCiCo=C3D=AandBandC=(Aand)Xor(AorB)XorC=GXorPXorC上式中and為與操作，or為或操作，not為非操作，Xor異或操作。0.1.2.八加法器的實(shí)現(xiàn)框圖8位加法器采用兩個(gè)4位二進(jìn)制并行加法器級(jí)聯(lián)而成。四位加法器采用四個(gè)一位全加器級(jí)連成串行進(jìn)位加法器，實(shí)現(xiàn)框圖如圖1.3所示。圖1.3用兩個(gè)并行四位加法器實(shí)現(xiàn)一個(gè)八位加法器0.計(jì)設(shè)過程要實(shí)現(xiàn)8位加法器，需要三個(gè)子程序：1.四位加法器；