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《eda技術(shù)實(shí)用教程習(xí)題答案——潘松_黃繼業(yè)74628》由會(huì)員上傳分享，免費(fèi)在線閱讀，更多相關(guān)內(nèi)容在教育資源-天天文庫(kù)。
1、第一章1-1EDA技術(shù)與ASIC設(shè)計(jì)和FPGA開發(fā)有什么關(guān)系?答：利用EDA技術(shù)進(jìn)行電子系統(tǒng)設(shè)計(jì)的最后目標(biāo)是完成專用集成電路ASIC的設(shè)計(jì)和實(shí)現(xiàn)；FPGA和CPLD是實(shí)現(xiàn)這一途徑的主流器件。FPGA和CPLD通常也被稱為可編程專用IC，或可編程ASIC。FPGA和CPLD的應(yīng)用是EDA技術(shù)有機(jī)融合軟硬件電子設(shè)計(jì)技術(shù)、SoC（片上系統(tǒng)）和ASIC設(shè)計(jì)，以及對(duì)自動(dòng)設(shè)計(jì)與自動(dòng)實(shí)現(xiàn)最典型的詮釋。1-2與軟件描述語(yǔ)言相比，VHDL有什么特點(diǎn)?答：編譯器將軟件程序翻譯成基于某種特定CPU的機(jī)器代碼，這種代碼僅限于這種CPU而不能移植，并且
2、機(jī)器代碼不代表硬件結(jié)構(gòu)，更不能改變CPU的硬件結(jié)構(gòu)，只能被動(dòng)地為其特定的硬件電路結(jié)構(gòu)所利用。綜合器將VHDL程序轉(zhuǎn)化的目標(biāo)是底層的電路結(jié)構(gòu)網(wǎng)表文件，這種滿足VHDL設(shè)計(jì)程序功能描述的電路結(jié)構(gòu)，不依賴于任何特定硬件環(huán)境；具有相對(duì)獨(dú)立性。綜合器在將VHDL(硬件描述語(yǔ)言)表達(dá)的電路功能轉(zhuǎn)化成具體的電路結(jié)構(gòu)網(wǎng)表過(guò)程中，具有明顯的能動(dòng)性和創(chuàng)造性，它不是機(jī)械的一一對(duì)應(yīng)式的“翻譯”，而是根據(jù)設(shè)計(jì)庫(kù)、工藝庫(kù)以及預(yù)先設(shè)置的各類約束條件，選擇最優(yōu)的方式完成電路結(jié)構(gòu)的設(shè)計(jì)。l-3什么是綜合?有哪些類型?綜合在電子設(shè)計(jì)自動(dòng)化中的地位是什么?什么是綜
3、合?答：在電子設(shè)計(jì)領(lǐng)域中綜合的概念可以表示為：將用行為和功能層次表達(dá)的電子系統(tǒng)轉(zhuǎn)換為低層次的便于具體實(shí)現(xiàn)的模塊組合裝配的過(guò)程。有哪些類型?答：(1)從自然語(yǔ)言轉(zhuǎn)換到VHDL語(yǔ)言算法表示，即自然語(yǔ)言綜合。(2)從算法表示轉(zhuǎn)換到寄存器傳輸級(jí)(RegisterTransportLevel，RTL)，即從行為域到結(jié)構(gòu)域的綜合，即行為綜合。(3)從RTL級(jí)表示轉(zhuǎn)換到邏輯門(包括觸發(fā)器)的表示，即邏輯綜合。(4)從邏輯門表示轉(zhuǎn)換到版圖表示(ASIC設(shè)計(jì))，或轉(zhuǎn)換到FPGA的配置網(wǎng)表文件，可稱為版圖綜合或結(jié)構(gòu)綜合。綜合在電子設(shè)計(jì)自動(dòng)化中的地
4、位是什么?答：是核心地位（見圖1-3）。綜合器具有更復(fù)雜的工作環(huán)境，綜合器在接受VHDL程序并準(zhǔn)備對(duì)其綜合前，必須獲得與最終實(shí)現(xiàn)設(shè)計(jì)電路硬件特征相關(guān)的工藝庫(kù)信息，以及獲得優(yōu)化綜合的諸多約束條件信息；根據(jù)工藝庫(kù)和約束條件信息，將VHDL程序轉(zhuǎn)化成電路實(shí)現(xiàn)的相關(guān)信息。1-4在EDA技術(shù)中，自頂向下的設(shè)計(jì)方法的重要意義是什么?答：在EDA技術(shù)應(yīng)用中，自頂向下的設(shè)計(jì)方法，就是在整個(gè)設(shè)計(jì)流程中各設(shè)計(jì)環(huán)節(jié)逐步求精的過(guò)程。1-5IP在EDA技術(shù)的應(yīng)用和發(fā)展中的意義是什么?答：IP核具有規(guī)范的接口協(xié)議，良好的可移植與可測(cè)試性，為系統(tǒng)開發(fā)提供了
5、可靠的保證。第二章2-1敘述EDA的FPGA/CPLD設(shè)計(jì)流程。P13~16答：1.設(shè)計(jì)輸入(原理圖/HDL文本編輯)；2.綜合；3.適配；4.時(shí)序仿真與功能仿真；5.編程下載；6.硬件測(cè)試。2-2IP是什么?IP與EDA技術(shù)的關(guān)系是什么?P24~26IP是什么?答：IP是知識(shí)產(chǎn)權(quán)核或知識(shí)產(chǎn)權(quán)模塊，用于ASIC或FPGA/CPLD中的預(yù)先設(shè)計(jì)好的電路功能模塊。IP與EDA技術(shù)的關(guān)系是什么?答：IP在EDA技術(shù)開發(fā)中具有十分重要的地位；與EDA技術(shù)的關(guān)系分有軟IP、固IP、硬IP：軟IP是用VHDL等硬件描述語(yǔ)言描述的功能塊，并
6、不涉及用什么具體電路元件實(shí)現(xiàn)這些功能；軟IP通常是以硬件描述語(yǔ)言HDL源文件的形式出現(xiàn)。固IP是完成了綜合的功能塊，具有較大的設(shè)計(jì)深度，以網(wǎng)表文件的形式提交客戶使用。硬IP提供設(shè)計(jì)的最終階段產(chǎn)品：掩模。2-3敘述ASIC的設(shè)計(jì)方法。P18~19答：ASIC設(shè)計(jì)方法,按版圖結(jié)構(gòu)及制造方法分有半定制(Semi-custom)和全定制(Full-custom)兩種實(shí)現(xiàn)方法。全定制方法是一種基于晶體管級(jí)的，手工設(shè)計(jì)版圖的制造方法。半定制法是一種約束性設(shè)計(jì)方式，約束的目的是簡(jiǎn)化設(shè)計(jì)，縮短設(shè)計(jì)周期，降低設(shè)計(jì)成本，提高設(shè)計(jì)正確率。半定制法按
7、邏輯實(shí)現(xiàn)的方式不同，可再分為門陣列法、標(biāo)準(zhǔn)單元法和可編程邏輯器件法。2-4FPGA/CPLD在ASIC設(shè)計(jì)中有什么用途?P16,18答：FPGA/CPLD在ASIC設(shè)計(jì)中，屬于可編程ASIC的邏輯器件；使設(shè)計(jì)效率大為提高，上市的時(shí)間大為縮短。2-5簡(jiǎn)述在基于FPGA/CPLD的EDA設(shè)計(jì)流程中所涉及的EDA工具，及其在整個(gè)流程中的作用。P19~23答：基于FPGA/CPLD的EDA設(shè)計(jì)流程中所涉及的EDA工具有：設(shè)計(jì)輸入編輯器（作用：接受不同的設(shè)計(jì)輸入表達(dá)方式，如原理圖輸入方式、狀態(tài)圖輸入方式、波形輸入方式以及HDL的文本輸入
8、方式。）；HDL綜合器（作用：HDL綜合器根據(jù)工藝庫(kù)和約束條件信息，將設(shè)計(jì)輸入編輯器提供的信息轉(zhuǎn)化為目標(biāo)器件硬件結(jié)構(gòu)細(xì)節(jié)的信息，并在數(shù)字電路設(shè)計(jì)技術(shù)、化簡(jiǎn)優(yōu)化算法以及計(jì)算機(jī)軟件等復(fù)雜結(jié)體進(jìn)行優(yōu)化處理）；仿真器（作用：行為模型的表達(dá)、電子系統(tǒng)的建模、邏輯電路的驗(yàn)證及門級(jí)系統(tǒng)的測(cè)
