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《位risc微處理器設(shè)計(jì)與仿真》由會(huì)員上傳分享，免費(fèi)在線閱讀，更多相關(guān)內(nèi)容在行業(yè)資料-天天文庫(kù)。
1、本科學(xué)生畢業(yè)論文論文題目：8位RISC微處理器設(shè)計(jì)與仿真學(xué)院：電子工程學(xué)院年級(jí)：2008級(jí)專業(yè)：集成電路設(shè)計(jì)與集成系統(tǒng)姓名：學(xué)號(hào)：指導(dǎo)教師：2012年5月12日摘要CPU即中央處理單元的英文縮寫，它是計(jì)算機(jī)的核心部件。計(jì)算機(jī)進(jìn)行信息處理可分為將數(shù)據(jù)和程序（即指令序列）輸入到計(jì)算機(jī)的存儲(chǔ)器中和從第一條指令的地址起開始執(zhí)行該程序，得到所需結(jié)果，結(jié)束運(yùn)行。CPU的作用是協(xié)調(diào)并控制計(jì)算機(jī)的各個(gè)部件執(zhí)行程序的指令序列，使其有條不紊地進(jìn)行。因此它必須具有取指令、分析指令、執(zhí)行指令的功能。RISC（reducedinstructionsetcomputer，精簡(jiǎn)
2、指令集計(jì)算機(jī)）是一種執(zhí)行較少類型計(jì)算機(jī)指令的微處理器。不過它雖然容易，卻也不失CPU的基本功能和結(jié)構(gòu)。本文對(duì)RSICCPU的結(jié)構(gòu)、實(shí)現(xiàn)進(jìn)行了討論，詳細(xì)介紹了如何設(shè)計(jì)RSICCPU，并且立足于RSICCPU設(shè)計(jì)實(shí)例，用VerilogHDL語(yǔ)言編寫了模塊，以EDA工具QuartusII進(jìn)行仿真，全面而系統(tǒng)地介紹了RSICCPU設(shè)計(jì)設(shè)計(jì)實(shí)例從模塊劃分、設(shè)計(jì)輸入、功能仿真、邏輯綜合、時(shí)序仿真等各環(huán)節(jié)的流程和方法。同時(shí)本CPU的總體結(jié)構(gòu)到局部功能的實(shí)現(xiàn)采用了自頂向下的設(shè)計(jì)方法和模塊化的設(shè)計(jì)思想。關(guān)鍵詞RISCCPU；VerilogHDL；功能仿真IAbstr
3、actCPUisthetheacronymofCentralPressingUnit.itisthecentreofcomputer.Therearetwoparts:takingthedataandprogram(order-array)putinthecomputerandcarryouttheprogramfromthefirstorder,receivetheresult,thenfinishtherunning.ThefunctionofCPUiscoordinationandcontroleveryparttocarryouttheor
4、der,makeitgowell,sotheCPUareprovidedwiththefunctionofgetanalyseandcarryouttheorder.RISC(reducedinstructionsetcomputer)CUPmeansthatmaketheCPUassimpleaspossible,itissimple,butitisprovidedwithfunctionandconstractionasaCPU,ThispaperdiscussestheconstructionofRISCCPUandintroduceshow
5、todesignaRISCCPU.Thenthepaperfocusesonan8bitsRISCCPU.CombinedwithEDAtools——QuartusIIsimulationtoolitcomprehensivelyandsystemataciallyintroducestheflowandmethodologyofRISCCPUdesignwhichisfrommodulepartition,designimport,functionsimulation,logicsynthesis,timingsimulation.Atthesa
6、metime,theconstructionofCPUandfunctionofpartwiththedesignideologyfrometoptobottom.KeywordsRISCCPU;VerilogHDL;FunctionSimulationI目錄摘要IAbstractII前言1第一章CPU與RISCCPU21.1CPU概述21.1.1基本原理21.1.2基本結(jié)構(gòu)21.2CPU發(fā)展與前景31.2.1CPU的發(fā)展史31.2.2CPU多核的必然31.3RISCCPU介紹41.4本章小結(jié)4第二章語(yǔ)言與操作工具的概述52.1VerilogHDL
7、語(yǔ)言概述52.1.1HDL概念與發(fā)展史52.1.2VerilogHDL語(yǔ)言特點(diǎn)52.2QuartusII概述62.2.1QuartusII概念與發(fā)展史72.2.2QuartusII特點(diǎn)72.3本章小結(jié)7第三章RISCCPU結(jié)構(gòu)93.1RISCCPU各個(gè)子模塊的功能和設(shè)計(jì)思想93.1.1RISCCPU尋址方式和指令系統(tǒng)103.1.2時(shí)鐘發(fā)生器103.1.3指令寄存器123.1.4累加器143.1.5算術(shù)運(yùn)算器163.1.6數(shù)據(jù)控制器173.1.7地址多路器183.1.8程序計(jì)數(shù)器193.1.9狀態(tài)控制器213.2外圍模塊243.2.1地址譯碼器253
8、.2.2RAM273.2.3ROM283.3本章小結(jié)30第四章RISCCPU功能驗(yàn)證314.1RISCCPU操作和時(shí)序31
