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《基于pci軟“核”的pci總線接口設(shè)計(jì)與實(shí)現(xiàn)》由會(huì)員上傳分享，免費(fèi)在線閱讀，更多相關(guān)內(nèi)容在工程資料-天天文庫。
1、基于PCI軟“核”的PCI總線接口設(shè)計(jì)與實(shí)現(xiàn)
2、第1根據(jù)插卡的功能進(jìn)行最優(yōu)化，不必實(shí)現(xiàn)所有的PCI功能機(jī)以將PCI插卡的用戶邏輯與PCI接口邏輯集成在一個(gè)芯片上，實(shí)現(xiàn)緊湊的系統(tǒng)設(shè)計(jì)。當(dāng)系統(tǒng)升級時(shí)，只需更改可編程器件的邏輯，無需更新PCB版圖。許多可編程器件產(chǎn)生廠商都提供經(jīng)過測試的PCI接口功能模塊，如Xilinx公司的LogiCore,Altera公司的AMPP（AlteraMegafunctionPartnersProngam）。下面介紹用Xilinx公司的LogiCore來實(shí)現(xiàn)控制連接在PCI局部總線上的外設(shè)。1Xi
3、linx公司的LogiCore簡介Xilinx公司的LogiCore邏輯框圖如圖2所示。可以看出，該LogiCore的功能是將左邊復(fù)雜的PCI接口轉(zhuǎn)換成右邊的用戶接口信號：周期控制信號（包括用于配置PCI接口的信號CEG[255:0]）、從設(shè)備控制信號、主設(shè)備控制信號、狀態(tài)機(jī)信號等。其主要的功能是起一個(gè)橋梁作用，完成用戶設(shè)備與PCI總線的信息傳送，并且可以在BusMaster方式下直接訪問系統(tǒng)主存儲(chǔ)器。圖2的LogiCorem邏輯框圖只給出Xilinx的LogiCore中與PCIMaster控制器有關(guān)的關(guān)鍵信號?，F(xiàn)在就
4、以上信號進(jìn)行介紹：PCIHost端總線接口：AD[31：0] 基于PCI軟“核”的PCI總線接口設(shè)計(jì)與實(shí)現(xiàn)
5、第1根據(jù)插卡的功能進(jìn)行最優(yōu)化，不必實(shí)現(xiàn)所有的PCI功能機(jī)以將PCI插卡的用戶邏輯與PCI接口邏輯集成在一個(gè)芯片上，實(shí)現(xiàn)緊湊的系統(tǒng)設(shè)計(jì)。當(dāng)系統(tǒng)升級時(shí)，只需更改可編程器件的邏輯，無需更新PCB版圖。許多可編程器件產(chǎn)生廠商都提供經(jīng)過測試的PCI接口功能模塊，如Xilinx公司的LogiCore,Altera公司的AMPP（AlteraMegafunctionPartnersProngam）。下面介紹用Xilinx公司
6、的LogiCore來實(shí)現(xiàn)控制連接在PCI局部總線上的外設(shè)。1Xilinx公司的LogiCore簡介Xilinx公司的LogiCore邏輯框圖如圖2所示?？梢钥闯觯揕ogiCore的功能是將左邊復(fù)雜的PCI接口轉(zhuǎn)換成右邊的用戶接口信號：周期控制信號（包括用于配置PCI接口的信號CEG[255:0]）、從設(shè)備控制信號、主設(shè)備控制信號、狀態(tài)機(jī)信號等。其主要的功能是起一個(gè)橋梁作用，完成用戶設(shè)備與PCI總線的信息傳送，并且可以在BusMaster方式下直接訪問系統(tǒng)主存儲(chǔ)器。圖2的LogiCorem邏輯框圖只給出Xilinx的L
7、ogiCore中與PCIMaster控制器有關(guān)的關(guān)鍵信號?，F(xiàn)在就以上信號進(jìn)行介紹：PCIHost端總線接口：AD[31：0]時(shí)分復(fù)用地址/數(shù)據(jù)信號，在幀信號有效的一個(gè)時(shí)鐘AD[31:0]上的信號為地址信號。C/BE[3:0]命令/字節(jié)使能信號，在幀信號有效的第一個(gè)節(jié)拍，指示總線作業(yè)類型。FRAMF由總線上設(shè)備驅(qū)動(dòng)，指明傳輸?shù)钠鹗紩r(shí)間和終止時(shí)間，在該信號有效期間表示總線傳輸開始，當(dāng)該信號無效時(shí)，傳輸?shù)氖亲詈笠粋€(gè)數(shù)據(jù)節(jié)拍。IRDY由總線主設(shè)備驅(qū)動(dòng)，讀操作時(shí)表示總線傳輸開始，當(dāng)該信號無效時(shí)，傳輸?shù)淖詈笠粋€(gè)數(shù)據(jù)節(jié)拍。IRDY由
8、總線主設(shè)備驅(qū)動(dòng)，讀操作時(shí)表示已準(zhǔn)備好接受數(shù)據(jù)，寫操作時(shí)表示有效數(shù)據(jù)已經(jīng)在數(shù)據(jù)上。TRDY由從設(shè)備驅(qū)動(dòng)，讀操作時(shí)從設(shè)備正在把有效數(shù)據(jù)放在數(shù)據(jù)總線上；寫操作時(shí)表示從設(shè)備準(zhǔn)備接受來自Host的數(shù)據(jù)。DEBSEL譯碼出的地址在該設(shè)備的地址范圍內(nèi)時(shí)，則該信號有效。IDSEL配置讀、寫期間由Host發(fā)出的片選信號。STOP從設(shè)備向Host表示停止目前信號的傳送。PAR奇偶校驗(yàn)信號，它通過AD[31:0]和C/BE[3:0]進(jìn)行奇偶校驗(yàn)。PERR該信號只報(bào)告數(shù)據(jù)奇偶校驗(yàn)錯(cuò)。SERR該信號只報(bào)靠地址奇偶校驗(yàn)錯(cuò)，或者特殊命令序列中的數(shù)據(jù)
9、奇偶校驗(yàn)錯(cuò)。INTR_A表示PCI設(shè)備請求中斷。REQ表示總線主設(shè)備向仲裁器發(fā)出要占用PCI總線的請求。User端總線接口：ADIO[31:0]地址數(shù)據(jù)復(fù)用總線，該總線由三態(tài)緩沖器驅(qū)動(dòng)。ADDR[31:0]在地址周期，輸出PCI總線當(dāng)前作業(yè)的起始地址。DEVSEL_USR是DEVSEL信號的“克隆”版本。FRAME_USR是FRAME信號的“克隆”版本。500)this.style.ouseg(this)">STOP_USR是STOP信號的“克隆”版本。CFG_HIT表明一個(gè)有效的配置周期開始。ADDR_VLD表明當(dāng)前
10、作業(yè)地址線的起始地址有效。S_SRC_EN在Slave模式讀操作期間，告訴用戶模塊驅(qū)動(dòng)下一片數(shù)據(jù)到總線ADIO[31:0]上。S_DATA_VLD表明當(dāng)前ADIO[31:0]上的數(shù)據(jù)為有效數(shù)據(jù)（在Slave模式下）。BASE_HIT[7:0]表明基地址寄存器譯碼并選中相應(yīng)的PCI映射空間。CFG[255:0]PCI設(shè)備配置空間接口
