3、out=ClVdd'00（"0ooooEc=JivDD(t)VomdtCl.^V＜，iaVomdt=Cl.IVoutdVoiVDD()dtClVdd2這兩個等式說明電源提供的能景只杏一半儲存在電界里。另一半被PMOS管消耗掉了。為了計算總體能量消耗，我們不得不考慮器件的翻轉。如果門每秒鐘翻轉/o+i次，那么Pdyn=ClVdd2fo——>1/o+i喪示能g消耗的翻轉頻率。隨著數(shù)字電路集成度的提髙，能景問題將成為人們關注的焦點。從以上分析看出，跟電源電壓的平方成正比，因此降低供電電壓對降低功耗有非常顯著的意義。但是，降低供電電壓對電路性
4、能有一定的影響，這時我們可以考慮減小柯效電稃和減少翻轉率。電容主要是由r晶體管的門和擴散屯容引起的，因此降低由干電容的充放電引起的動態(tài)功耗方法之一是將品體管設計得盡4能小，這種方法m樣對提高電路的性能有很大的幫助。（2）短路電流引起的功耗在實際電路屮，輸入波形上升和卜降時問為零是不可能的。在翻轉過程屮，當NMOS管和PMOS管同時導通的時候，冇限的輸入信號斜率使得在瞬間產生從V。到GND之流通路。假設電流是三角波，而反向器的上升和卜降波形是對稱的，我們來計算在翻轉周期的能量消粍：--IpeaktscIpeaktsc-Edp—VDD+V
5、DD=tscVDDIpeak我們計算平均能量消耗Pdp=tscVDD2Ipeakf=CscVDD閣（21）短路電路示意圖短路電流的功耗M電路的翻轉率是成正比，么表示器件M時導通的時間，/pW由器件的飽和電流決定，因此正比于晶體管的尺寸。峰位電流是輸入和輸出斜率比率的函數(shù)。其原因說明如下：靜態(tài)CMOS反昀器的輸入從o變化到1，假設負載電界非常人，W此輸出信號的下降時間比輸入信號的上升時間長將多。在這種惜況下，在輸fli信號變化以前，輸入信號已經完成Y瞬態(tài)變化，因此XMOS已經導通，但是輸山電容來不及放電。血PMOS的源漏電壓近似為零，因
6、此器件關W,不傳遞任何電流。這種情況F，電路電流約等于0?？紤]相反的情況，輸出電界非常小，因此輸出的K降吋間比輸入的上升吋間要短的多。在瞬態(tài)變化時，PMOS管的源漏電壓是，從而保證了最大的短路電流。通過分析，我們知道當輸出的上升/下降時間大于輸入上升/下降吋間的吋候，短路功耗是最小的。從另一個方面講，輸出上升/下降吋W不宜過人，否則會使電路的速度降低。（3）靜態(tài)功耗電路消耗的靜態(tài)功耗的表達式如不Pstat—IstatVDDIsua是電路4:不翻轉時的靜態(tài)電流。理想CMOS反向器的靜態(tài)電流等于0,因為PMOS和NMOS管不時導通。實際的
7、品體管在源漏和襯底之叫存在反h'd偏置的二極管，這個電流位是非常小可以忽略不計的。然而宵點的漏電流是由熱載流子產生的，漏電流的值隨V點溫度上升Iftj增大。因此有必耍保持操作環(huán)境4:較低的溫度。漏電流的另一個來源足晶體管的亞域值電流。當Vgs低于域值電壓吋，MOS晶體管存在源漏電流。域位電壓越接近零，當VgS=0吋的漏電流就越人，消耗的靜態(tài)功耗也就越人。因此域值電壓不能太低，通常是大于等于0.5伏。(4)總功耗CMOS反器的總功耗由以下三部分組成：Plot=Pdyn+Pdp+Pstat=[ClVdD+VoDlpeafts)/——>1+
8、VDDlleak典型的CMOS電路，電路節(jié)點電平翻轉吋對負載電容地充放電功耗是主要地功耗源。完美的設計能夠將短路電流功耗限定在一定的范圍內，當電路處于靜態(tài)即保持狀態(tài)不變時功耗很小，目仙可以忽略，似是在不久的將來靜態(tài)功耗將而臨挑戰(zhàn)。2.低功耗技術方案(1)降低電壓從功耗的分析來看，芯片的功耗正比于芯片工作電壓的平方，所以選川低電壓工藝是個很冇效地解決途徑。但是同時會降低工作頻率，降低噪聲容限，使電路的性能變差。(2)RTL級設計階段是最有可能大幅度降低功耗的階段系統(tǒng)級處在設計的較高抽象層次上，具柯較人的優(yōu)化和選擇余地，設計層次越高，優(yōu)化
9、所能達到的效果越好。在系統(tǒng)級上進行低功耗優(yōu)化設計，它們的優(yōu)化程度最人可以達到幾倍。不同的RTL結構，其功耗相差甚遠。舉例來說，一個模16的計數(shù)器，以one_hot方式(只有一位是1,其他是0)用0000000000000
