資源描述：
《設計初步(新模版)（ppt）》由會員上傳分享，免費在線閱讀，更多相關內容在教育資源-天天文庫。
1、《數字電路與系統(tǒng)設計》EDA實驗VHDL設計初步主講：徐少瑩電子工程學院Email：shyxu@mail.xidian.edu.cn《數字電路與系統(tǒng)設計》EDA實驗內容安排：電子工程學院必修課（☆）硬件描述語言(VHDLorVerilogHDL)（10學時☆）電子工程學院必修課及限選、校任選課（※）EDA設計工具軟件及實驗（10學時☆※）SOPC及NiosII嵌入式系統(tǒng)設計（10學時※）綜合設計實驗（10學時☆※）西安電子科技大學國家電工電子教學基地西電－AlteraEDA/SOPC聯合實驗室及培訓中心（E樓II-401）第1部分VHDL設計初步《數字電路與系統(tǒng)設計》EDA實驗
2、VHDL歷史回顧VHDL語言是美國國防部(DOD)在20世紀80年代初為實現其高速集成電路計劃(VHSIC－VeryHighSpeedIntegratedCircuit)而提出的一種硬件描述語言(HDL－HardwareDescriptionLanguage)，以作為各合同商之間提交復雜電路設計文檔的一種標準方案，VHDL的含義為超高速集成電路硬件描述語言。1987年被采納為IEEE1076標準（VHDL’87）。1993年被更新為IEEE1164標準（VHDL’93）。VHDL—VHSICHardwareDescriptionLanguageHDL的出現是為了適應電子系統(tǒng)設計
3、的日益復雜性。若以計算機軟件的設計與電路設計做個類比：機器碼好比晶體管/MOS管；匯編語言好比電路網表；HDL語言就如同高級語言。幾種常用的HDL語言：（1）VHDL硬件描述語言：功能強，規(guī)范性好；（2）VerilogHDL硬件描述語言：功能強、靈活性高；（3）ABEL硬件描述語言：屬于較低級的硬件描述語言；（4）AHDL硬件描述語言：Altera公司開發(fā)，語法簡單，但不通用。其中：VHDL和VerilogHDL已成為IEEE標準。VHDL—VHSICHardwareDescriptionLanguageVHDL在語法和風格上類似于現代高級編程語言。但要注意，VHDL畢竟描述的
4、是硬件，它包含許多硬件特有的結構。HDL是用文字化方法描述電子電路與系統(tǒng)。計算機語言描述特點是：順序性HDL語言描述的特點是：并行性VHDL—VHSICHardwareDescriptionLanguageVHDL與計算機語言的區(qū)別運行的基礎計算機語言是在CPU＋RAM構建的平臺上運行VHDL設計的結果是由具體的邏輯、觸發(fā)器組成的數字電路(使用QuartusⅡ軟件編程，最終下載入可編程邏輯器件中實現一個數字系統(tǒng)）執(zhí)行方式計算機語言基本上以串行的方式執(zhí)行VHDL在總體上是以并行方式工作驗證方式計算機語言主要關注于變量值的變化VHDL要實現嚴格的時序邏輯關系《數字電路與系統(tǒng)設計》回
5、顧組合邏輯電路時序邏輯電路分析設計真值表分析設計輸入/輸出抽象（實體）電路功能實現（結構體）EntityArchitecture……與、或、非與非、或非異或、同或RS觸發(fā)器D觸發(fā)器T觸發(fā)器JK觸發(fā)器主要內容安排1多路選擇器的VHDL描述2時序電路的VHDL描述3更復雜電路的VHDL描述5VHDL設計練習4有限狀態(tài)機（狀態(tài)轉移圖）設計1多路選擇器的VHDL描述例1.12選1多路選擇器的VHDL描述2選1MUX輸入/輸出端口（實體－Entity）abymux21s電路功能實現（結構體－Architecture）?例1.12選1多路選擇器的實體描述1多路選擇器的VHDL描述abymu
6、x21sENTITYmux21ISPORT（a,b:INBIT;S:INBIT;y:OUTBIT);ENDENTITYmux21;說明：以關鍵字ENTITY引導，以END(ENTITY)xxx結尾的語句部分，稱為實體。描述電路的外部情況及接口性質。ENTITYmux21ISPORT(a,b:INBIT;s:INBIT;y:OUTBIT);ENDENTITYmux21;ARCHITECTUREoneOFmux21ISBEGINy<=aWHENs='0'ELSEb;ENDARCHITECTUREone;例1.12選1多路選擇器的結構體描述1(行為描述)abymux21sS=0S=1
7、abyS說明：以關鍵字ARCHITECTURE引導，以END(ARCHITECTURE)xxx結尾的語句部分，稱為結構體。描述電路的內部邏輯功能或電路結構。1多路選擇器的VHDL描述例1.12選1多路選擇器的結構體描述2(原理圖描述)……ARCHITECTUREoneOFmux21ISSIGNALd,e:BIT;--d,e為內部信號BEGINd<=aAND(NOTS);e<=bANDs;y<=dORe;ENDARCHITECTUREone;abymux21s1多路選擇器的VHDL描述例1.1
