空間受限應(yīng)用的最高功率密度、多軌電源解決方案.doc

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1、空間受限應(yīng)用的最高功率密度、多軌電源解決方案　　在通信基礎(chǔ)設(shè)施中，毫微微蜂窩和微微蜂窩的興起推動(dòng)基站向更小型化方向發(fā)展，這對(duì)數(shù)字基帶、存儲(chǔ)器、RF收發(fā)器和功率放大器的供電提出了復(fù)雜要求，必須在最小的面積中提供最高的功率密度，如圖1所示。典型的小蜂窩系統(tǒng)需要密度非常高的電源，它能以快速瞬變響應(yīng)輸送大電流以便為數(shù)字基帶供電，同時(shí)利用低噪聲、低壓差調(diào)節(jié)器（LDO）為AD9361RF捷變收發(fā)?、溫度補(bǔ)償晶體振蕩器（TCXO）和其他噪聲關(guān)鍵電源軌供電。將開關(guān)穩(wěn)壓器的開關(guān)頻率設(shè)置到關(guān)鍵RF頻段以外可降低噪聲，并且同步開關(guān)穩(wěn)壓器可確保拍頻不影響RF性能。降低數(shù)字基帶的內(nèi)核電壓

2、（VCORE）可將低功耗模式的功耗降至最低，電源時(shí)序控制則可確保數(shù)字基帶在RF收發(fā)器使能之前上電并運(yùn)行。數(shù)字基帶與電源管理之間的I2C接口允許改變降壓調(diào)節(jié)器的輸出電壓。為提高可靠性，電源管理系統(tǒng)可以監(jiān)控其自身的輸入電壓和芯片溫度，向基帶處理器報(bào)告任何故障?！　　　D1.小型基站需要多種電源　　同樣，醫(yī)療和儀器設(shè)備（如便攜式超聲設(shè)備和手持式儀器）的趨勢(shì)也是尺寸越來越小，要求在更小的面積上以更有效的方式為FPGA、處理器和存儲(chǔ)器供電，如圖2所示。典型的FPGA和存儲(chǔ)器設(shè)計(jì)需要密度非常高的電源，它能以快速瞬變響應(yīng)輸送大電流以便為內(nèi)核和I/O電源軌供電，同時(shí)通過低噪聲軌

3、為鎖相環(huán)（PLL）等片內(nèi)模擬電路供電。電源時(shí)序至關(guān)重要，應(yīng)確保FPGA在存儲(chǔ)器使能之前上電并運(yùn)行。帶精密使能輸入和專用電源良好輸出的穩(wěn)壓器支持電源時(shí)序控制和故障監(jiān)控。電源設(shè)計(jì)師通常希望將同一電源IC用在不同應(yīng)用中，因此，必須能夠改變電流限值。這種設(shè)計(jì)重用可大幅縮短產(chǎn)品上市時(shí)間——任何新產(chǎn)品開發(fā)流程中的關(guān)鍵要素之一?！　　　D2.為基于FPGA的系統(tǒng)供電　　考慮具有1路12V輸入和5路輸出的FPGA的多軌電源管理常見設(shè)計(jì)規(guī)格：　　內(nèi)核電軌：1.2V（4A）　　輔助電軌：1.8V（4A）　　I/O電軌：3.3V（1.2A）　　DDR存儲(chǔ)器電軌：1.5V（1.2A）　

4、　時(shí)鐘電軌：1.0V（200mA）　　典型的分立方案如圖3a所示，4個(gè)開關(guān)穩(wěn)壓器連接到12V輸入軌。一個(gè)開關(guān)穩(wěn)壓器的輸出預(yù)調(diào)節(jié)LDO以降低功耗。另一種方法如圖3b所示，使用一個(gè)穩(wěn)壓器將12V輸入降壓至5V中間軌，然后再經(jīng)調(diào)節(jié)以產(chǎn)生所需的各個(gè)電壓。該方案的成本較低，但由于采用兩級(jí)電源轉(zhuǎn)換，效率也較低。在以上兩種方案中，各穩(wěn)壓器都必須獨(dú)立使能，因此，可能需要一個(gè)專用電源時(shí)序控制器來控制電源的時(shí)序。噪聲可能也是一個(gè)問題，除非所有開關(guān)穩(wěn)壓器都能同步以降低拍頻?！　　　D3.（a）分立穩(wěn)壓器設(shè)計(jì)，（b）備選分立穩(wěn)壓器設(shè)計(jì)　　集成解決方案實(shí)現(xiàn)高效率、小尺寸　　將多個(gè)降壓調(diào)節(jié)

5、器和LDO集成到單個(gè)封裝中，可顯著縮小電源管理設(shè)計(jì)的總體尺寸。此外，與傳統(tǒng)分立方案相比，智能型集成解決方案具有許多優(yōu)勢(shì)。減少分立元件數(shù)目可大幅降低設(shè)計(jì)的成本、復(fù)雜度和制造成本。集成電源管理單元（PMU）ADP5050和ADP5052可在單個(gè)IC中實(shí)現(xiàn)所有這些電壓和功能，所用PCB面積和元件大幅減少。　　為了最大程度地提高效率，去除預(yù)調(diào)節(jié)器級(jí)，各降壓調(diào)節(jié)器均直接從12V電壓供電（類似于圖3a）。降壓調(diào)節(jié)器1和2具有可編程電流限值（4A、2.5A或1.2A），因此電源設(shè)計(jì)師可以快速輕松地為新設(shè)計(jì)改變電流，大大縮短開發(fā)時(shí)間。LDO可從1.7V至5.5V電源供電。在本例

6、中，其中一個(gè)降壓調(diào)節(jié)器的1.8V輸出為LDO供電，提供低噪聲1V電源軌用于噪聲敏感的模擬電路?！　￠_關(guān)頻率fSW由電阻RRT設(shè)置，范圍是250kHz到1.4MHz。靈活的開關(guān)頻率范圍使得電源設(shè)計(jì)師可以優(yōu)化設(shè)計(jì)，降低頻率以實(shí)現(xiàn)最高效率，或者提高頻率以實(shí)現(xiàn)最小的總體尺寸。圖4顯示了fSW與RRT之間的關(guān)系。RRT的值可通過下式計(jì)算：　　RRT=（14822/fSW）1.081，R的單位為kΩ，f的單位為kHz?！　　　D4.開關(guān)頻率與RRT的關(guān)系　　某些設(shè)計(jì)中，兩者都很重要：對(duì)較高電流軌使用較低的開關(guān)頻率以提供最高電源效率，對(duì)較低電流軌使用較高的開關(guān)頻率以縮小電感尺

7、寸和實(shí)現(xiàn)最小的PCB面積。ADP5050的主開關(guān)頻率具有二分頻選項(xiàng)，能夠以兩種頻率工作，如圖5所示。降壓調(diào)節(jié)器1和3的開關(guān)頻率可通過I2C端口設(shè)置為主開關(guān)頻率的一半?！　　　D5.ADP5050對(duì)高電流軌使用低開關(guān)頻率以提高效率，對(duì)低電流軌使用高開關(guān)頻率以縮小電感尺寸　　電源時(shí)序控制　　如圖6所示，ADP5050和ADP5052通過四個(gè)特性來簡化使用FPGA和處理器的應(yīng)用的電源時(shí)序控制：精密使能輸入、可編程軟啟動(dòng)、電源良好輸出和有源輸出放電開關(guān)?！　【苁鼓茌斎耄好總€(gè)穩(wěn)壓器，包括LDO在內(nèi)，都有一個(gè)帶0.8V精密基準(zhǔn)電壓的使能輸入（圖6-1）。當(dāng)使能輸入的電壓大

8、于0.8V時(shí)，穩(wěn)壓器使能