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《實(shí)驗(yàn)三pwm信號(hào)發(fā)生器》由會(huì)員上傳分享，免費(fèi)在線閱讀，更多相關(guān)內(nèi)容在學(xué)術(shù)論文-天天文庫。
1、實(shí)驗(yàn)三：PWM信號(hào)發(fā)生器1.實(shí)驗(yàn)?zāi)康?1)學(xué)習(xí)QuartusII8.0軟件的基本使用方法。(2)學(xué)習(xí)GW48-CKEDA實(shí)驗(yàn)開發(fā)系統(tǒng)的基木使用方法。(3)學(xué)習(xí)VHDL程序屮數(shù)據(jù)對(duì)象，數(shù)據(jù)類型，順序語句和丼行語句的綜合使川。2.實(shí)驗(yàn)內(nèi)容設(shè)計(jì)并調(diào)試好一個(gè)脈寬數(shù)控調(diào)制信號(hào)發(fā)生器，此信號(hào)發(fā)生器是由兩個(gè)完全相M的可A加載加法計(jì)數(shù)器LCNT8組成的，它的信兮的高低電平脈寬可分別由兩組8位預(yù)置數(shù)進(jìn)行控制。3.實(shí)驗(yàn)條件(1)開發(fā)軟件:QuartusII8.0。(2)實(shí)驗(yàn)設(shè)備：GW48-CKEDA實(shí)驗(yàn)開發(fā)系統(tǒng)。(3)擬用芯片：EPM7128S-PL84。4.實(shí)驗(yàn)要求(1)MHi系統(tǒng)原理框圖，說明系
2、統(tǒng)中各主要組成部分的功能。(2)編寫各個(gè)VHDL源程序。(3)根據(jù)系統(tǒng)功能，選好測(cè)試用例，畫出測(cè)試輸入信號(hào)波形或編好測(cè)試文件。(4)根據(jù)選用的EDA實(shí)驗(yàn)開發(fā)裝置編好用于硬件驗(yàn)證的管腳鎖定表格或文件。(5)記錄系統(tǒng)仿真、邏輯綜合及硬件驗(yàn)證結(jié)果。(6)記錄實(shí)驗(yàn)過程屮出現(xiàn)的問題及解決辦法。5.實(shí)驗(yàn)過程(1)PWM即脈沖寬度調(diào)制，就適利川微處理器的數(shù)字輸出來對(duì)模擬電路進(jìn)行控制的一種非常有效的技術(shù)。PWM從處理器到被控制系統(tǒng)倍號(hào)都足數(shù)字式的，無需進(jìn)行數(shù)/模轉(zhuǎn)換。讓信號(hào)保持為數(shù)字形式可將噪聲影響降到敁小，因此廣泛應(yīng)用在測(cè)fi、通信和功率控制與變換的許多領(lǐng)域中。不圖是一種PWM信號(hào)發(fā)牛.器的邏
3、輯圖，此信號(hào)發(fā)生器是山兩個(gè)完全相同的可自加載加法計(jì)數(shù)器LCNT8組成的，它的輸出信號(hào)的高、低電平脈寬可分別由W組8位預(yù)置數(shù)進(jìn)行控制。r——-ClkLCNT8?—CLKCAOktD一OP-O];instlr'LCNT8?—CLKCAOj—LD“0(7.0]Iinst::ids:如果將初始值吋預(yù)置的加法計(jì)數(shù)器的溢出信兮作為木計(jì)數(shù)器的初始預(yù)置值加載信兮LD,則可構(gòu)成計(jì)數(shù)器初始值￡)加載方式的加法計(jì)數(shù)器，從而構(gòu)成數(shù)控分頻器。圖屮D觸發(fā)器的一個(gè)重要功能就是均勻輸出信號(hào)的占空比，提高驅(qū)動(dòng)能力，這對(duì)驅(qū)動(dòng)，諸如揚(yáng)聲器或電動(dòng)機(jī)十分重要。(2)VHDL源程序①8位可自加載加法計(jì)數(shù)器的源程序LCNT8
4、.VHD-LCNT8.VHDLIBRARYIEEE;USEIEEE.STDLOGIC1164.ALL;ENTITYLCNT8ISPORT(CLK，LD:INSTD_LOGIC;D:ININTEGERRANGE0TO255;CAO.OUTSTD.LOGIC);ENDENTITYLCNT8;ARCHITECTUREARTOFLCNT8ISSIGNALCOUNT:INTEGERRANGE0TO255;BEGINPROCESS(CLK)ISBEGINIFCLK'EVENTANDCLK=’1THENIFLD=TTHENCOUNT<=D;ELSECOUNT<=COUNT+1；ENDIF;EN
5、DIF;ENDPROCESS;PROCESS(COUNT)ISBEGINIFCOUNT=255THENCAO<=T;ELSECAO<=,0,;ENDIF;ENDPROCESS;ENDARCHITECTUREART;②PWM信號(hào)發(fā)生器的源程序PWM.VHD-PWM.VHDLIBRARYIEEE;USEIEEE.STD_LOG1C_1164.ALL;ENTITYPWMISPORT(CLK:INSTD.LOGIC;A，B:INSTD_LOGIC_VECTOR(7DOWNTO0);PWM:OUTSTD_LOGIC);ENDENTITYPWM;ARCHITECTUREARTOFPWMISC
6、OMPONENTLCNT8ISPORT(CLK,LD:INSTD_LOGIC;D:INSTD_LOGIC_VECTOR(7DOWNTO0);CAO:OUTSTD_LOG1C);ENDCOMPONENTLCNT8;SIGNALCAO1,CAO2:STD_LOGIC;SIGNALLD1，LD2:STD_LOGIC;SIGNALSPWM:STD_LOGIC;BEGINU1:LCNT8PORTMAP(CLK=>CLK,LD=>LDi,D=>A,CAO=>CAO1);U2:LCNT8PORTMAP(CLK=〉CLK，LD=〉LD2，D=〉B，CAO=〉CAO2);PROCESS(CAO1，
7、CAO2)ISBEGINIFCAO1=4THENSPWM<=,0,;ELSIFCAO2.EVENTANDCAO2=!1THENSPWM<=T;ENDIF;ENDPROCESS;LD1<=NOTSPWM;LD2<=SPWM;PWM<=SFWM;ENDARCHITECTUREART;(3)仿真結(jié)果驗(yàn)證3.0ns2842X2022X60PWM.VHD的時(shí)序仿真結(jié)果(4)邏輯綜合結(jié)果B[7..O]A[7..O]1.實(shí)驗(yàn)總結(jié)經(jīng)過本次實(shí)驗(yàn)，我學(xué)會(huì)了QuartusII8.0開發(fā)系統(tǒng)的基本操作，
