基于fpga任意倍數(shù)分頻器

《基于fpga任意倍數(shù)分頻器》由會(huì)員上傳分享，免費(fèi)在線閱讀，更多相關(guān)內(nèi)容在學(xué)術(shù)論文-天天文庫(kù)。

1、第48頁(yè)目錄1緒論11.1課題分析11.2FPGA概述21.3VHDL語言和QUARTUSII簡(jiǎn)介41.3.1VHDL語言簡(jiǎn)介41.3.2QUARTUSII簡(jiǎn)介62分頻基本原理82.1等占空比偶數(shù)分頻方法82.2等占空比的奇數(shù)分頻方法82.3分?jǐn)?shù)分頻方法92.4小數(shù)分頻方法92.5任意倍數(shù)分頻器103任意倍數(shù)分頻器設(shè)計(jì)123.1設(shè)計(jì)思想123.2頂層框圖設(shè)計(jì)133.3頂層文件設(shè)計(jì)133.4模塊設(shè)計(jì)143.4.1偶數(shù)分頻模塊的設(shè)計(jì)143.4.2奇數(shù)分頻模塊的設(shè)計(jì)153.4.3半整數(shù)模塊設(shè)計(jì)163.4.

2、4占空比可調(diào)的分頻模塊設(shè)計(jì)173.4.5小數(shù)分頻模塊設(shè)計(jì)183.4.6encoder_35模塊的設(shè)計(jì)193.4.7led模塊的設(shè)計(jì)20第48頁(yè)3.4.8mux51模塊的設(shè)計(jì)21結(jié)論23致謝24參考文獻(xiàn)25附錄AVHDL源程序26附錄A1：偶數(shù)分頻實(shí)現(xiàn)的程序26附錄A2奇數(shù)分頻實(shí)現(xiàn)的程序28附錄A3半整數(shù)分頻實(shí)現(xiàn)的程序30附錄A4占空比可調(diào)的分頻實(shí)現(xiàn)的程序32附錄A5小數(shù)分頻實(shí)現(xiàn)的程序34附錄A6encoder_35模塊實(shí)現(xiàn)的程序42附錄A7led的實(shí)現(xiàn)程序43附錄A8mux51模塊的實(shí)現(xiàn)程序47附錄

3、B頂層文件設(shè)計(jì)原理圖48第48頁(yè)1緒論1.1課題分析隨著電子技術(shù)的高速發(fā)展，F(xiàn)PGA/CPLD以其高速、高可靠性、串并行工作方式等突出優(yōu)點(diǎn)在電子設(shè)計(jì)中受到廣泛的應(yīng)用，而且代表著未來EDA設(shè)計(jì)的方向。FPGA/CPLD的設(shè)計(jì)采用了高級(jí)語言，如VHDL語言AHDL語言等，進(jìn)一步打破了軟件與硬件之間的界限，縮短了產(chǎn)品的開發(fā)周期。所以采用先進(jìn)的FPGA/CPLD取代傳統(tǒng)的標(biāo)準(zhǔn)集成電路、接口電路已成為電子技術(shù)發(fā)展的必然趨勢(shì)[1]。EDA技術(shù)代表了當(dāng)今電子設(shè)計(jì)技術(shù)的最新發(fā)展方向，采用EDA工具，電子設(shè)計(jì)師可以從

4、概念、算法、協(xié)議等開始設(shè)計(jì)電子系統(tǒng)，大量工作可以通過計(jì)算機(jī)完成，并可以將電子產(chǎn)品從電路設(shè)計(jì)、性能分析到設(shè)計(jì)出IC版圖或PCB版圖的整個(gè)過程在計(jì)算機(jī)上自動(dòng)處理完成。由于現(xiàn)代電子產(chǎn)品的復(fù)雜度和集成度的日益提高，一般分離的中小規(guī)模集成電路組合已不能滿足要求，電路設(shè)計(jì)逐步地從中小規(guī)模芯片轉(zhuǎn)為大規(guī)模、超大規(guī)模芯片，具有高速度、高集成度、低功耗的可編程朋IC器件已蓬勃發(fā)展起來[2]。分頻器是數(shù)字系統(tǒng)設(shè)計(jì)中的一種基本電路，我們往往需要通過分頻器得到我們所需要的時(shí)鐘頻率，在FPGA的設(shè)計(jì)中也是使用頻率非常高的一種基

5、本設(shè)計(jì)?；贔PGA實(shí)現(xiàn)的分頻電路一般有兩種方法：一種是使用FPGA芯片內(nèi)部提供的鎖相環(huán)電路進(jìn)行分頻，如ALTERA提供的PLL（PhaseLockedLoop），Xilinx提供的DLL（DelayLockedLoop）；第二種是使用硬件描述語言，如VHDL、VerilogHDL等。使用鎖相環(huán)電路進(jìn)行分頻有許多的優(yōu)點(diǎn)，例如可以實(shí)現(xiàn)倍頻、相位偏移以及占空比可調(diào)等。但是由于FPGA內(nèi)部提供的鎖相環(huán)個(gè)數(shù)極為有限，不能滿足使用時(shí)的要求。因此使用硬件描述語言實(shí)現(xiàn)分頻電路在數(shù)字電路設(shè)計(jì)較為常用，因?yàn)樗牟欢?/p>

6、的邏輯單元就可以實(shí)現(xiàn)對(duì)時(shí)鐘的操作，具有成本低、可編程等優(yōu)點(diǎn)[3]。在數(shù)字系統(tǒng)的設(shè)計(jì)中，設(shè)計(jì)人員會(huì)遇到各種形式的分頻需求，如整數(shù)、小數(shù)、分?jǐn)?shù)分頻等。在某些數(shù)字系統(tǒng)設(shè)計(jì)中，系統(tǒng)不僅對(duì)頻率有要求，而且對(duì)占空比也有著很第48頁(yè)嚴(yán)格的要求。由計(jì)數(shù)器或計(jì)數(shù)器的級(jí)聯(lián)構(gòu)成各種形式的偶數(shù)分頻及非等占空比的奇數(shù)分頻實(shí)現(xiàn)起來較為簡(jiǎn)單，但對(duì)半整數(shù)分頻及等占空比的奇數(shù)分頻實(shí)現(xiàn)較為困難，小數(shù)分頻和分?jǐn)?shù)分頻更困難。本論文利用VHDL硬件描述語言，通過QuartusⅡ7.2開發(fā)平臺(tái)，設(shè)計(jì)了一種能滿足偶數(shù)分頻，奇數(shù)分頻，半整數(shù)分頻，

7、占空比可調(diào)的分頻，小數(shù)分頻的任意倍數(shù)分頻器，并可以通過按鈕來選擇具體由哪一種分頻器進(jìn)行操作，而撥碼開關(guān)則可以預(yù)置一些分頻系數(shù)，發(fā)光二極管則顯示具體由那種分頻實(shí)現(xiàn)，數(shù)碼管顯示分頻的系數(shù)。分頻系數(shù)設(shè)置：偶數(shù)分頻：2，4，6，8，10，12，14奇數(shù)分頻：1，3，5，7，9，11，13，15半整數(shù)分頻：1.5—15.5占空比可調(diào)的分頻：1:1，1:2，1:3，2:1，2:2，2:3，3:1，3:2，3:3小數(shù)分頻：1.1—3.31.2FPGA概述FPGA(Field?Programmable?Gate?A

8、rray)現(xiàn)場(chǎng)可編程邏輯門陣列，它是在PAL（ProgrammableArrayLogic）、GAL(genericarraylogic)、CPLD(ComplexProgrammableLogicDevice)等可編程器件的基礎(chǔ)上進(jìn)一步發(fā)展的產(chǎn)物。它是作為專用集成電路(ApplicationSpecificIntegratedCircuit)領(lǐng)域中的一種半定制電路而出現(xiàn)的，既解決了定制電路的不足，又克服了原有可編程器件門電路數(shù)有限的缺點(diǎn)。它是當(dāng)今數(shù)字系統(tǒng)設(shè)計(jì)的主要硬