《集成電路作業(yè)》word版

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1、一、簡答題1、列出三個及以上世界知名EDA公司的名稱、主要芯片產(chǎn)品以及配套軟件。答：（1）Xilinx公司（FPGA的發(fā)明者）。產(chǎn)品主要有：7系列AllProgrammableFPGA產(chǎn)品（Artix-7、Kintex-7等）、6系列FPGA（Vertex-6）、XC9500/4000、Coolrunner(XPLA3)、XilinxAllProgrammableSoC、CPLD等，其最大的Vertex—IIPro器件已達(dá)到800萬門。開發(fā)軟件為Foundation和ISE。歐洲多用Xilinx公司產(chǎn)品，中國和亞太地區(qū)用ALTERA的人多，美國則是平分秋色

2、。全球PLD/FPGA產(chǎn)品60%以上是由Altera和Xilinx提供的。（2）Altera公司。主要產(chǎn)品有：可編程系統(tǒng)級芯片(SOPC)、FPGA、CPLD（MAX3000/7000/9000/II等系列）、Cylone、APEX20K、ACEX、Stratix等。配套軟件：可編程邏輯技術(shù)與軟件工具，其開發(fā)工具—MAX+PLUSII是較成功的PLD開發(fā)平臺，最新又推出了QuartusII開發(fā)軟件。Altera公司提供較多形式的設(shè)計(jì)輸入手段，綁定第三方VHDL綜合工具，如：綜合軟件FPGAExpress、LeonardSpectrum，仿真軟件ModelS

3、im。（3）Latticee公司，是ISP（In—SystemProgrammability）技術(shù)的發(fā)明者，ISP技術(shù)極大地促進(jìn)了PLD產(chǎn)品的發(fā)展。與ALTERA和XILINX相比，其開發(fā)工具比Altera和Xilinx略遜一籌。中小規(guī)模PLD比較有特色，大規(guī)模PLD、FPGA的競爭力還不夠強(qiáng)，1999年推出可編程模擬器件，99年收購Vantis（原AMD子公司），成為第三大可編程邏輯器件供應(yīng)商。2001年12月收購Agere公司（原Lucent微電子部）的FPGA部門。主要產(chǎn)品有ispLSI2000/5000/8000，ispMCAH4000等。2、試闡

4、述硬件描述語言與計(jì)算機(jī)高級編程語言在程序設(shè)計(jì)中的本質(zhì)區(qū)別（例如VerilogHDL與C語言）答：雖然Verilog的某些語法與C語言接近，但存在本質(zhì)上的區(qū)別：（1）Verilog是一種硬件語言，VHDL等硬件描述語言主要用于CPLD、FPGA的大規(guī)模可編程邏輯器件，最終是為了產(chǎn)生實(shí)際的硬件電路或?qū)τ布娐愤M(jìn)行仿真；（2）C語言是一種軟件高級編程語言，主要用于計(jì)算機(jī)等方面，是控制硬件來實(shí)現(xiàn)某些功能。3、用VerilogHDL定義寬度為8位，深度為16的存儲器。答：reg[7:0]ROMA[15:0];4、阻塞賦值(b=a)與非阻塞賦值(b<=a)有哪些區(qū)別？

5、答：在寫組合邏輯電路的代碼時(shí)，書上例子大都用的"="；而在寫時(shí)序邏輯電路代碼時(shí)，書上例子大都用的"<="。在VerilogHDL中阻塞賦值"="和非阻塞賦值"<="有著很大的不同，對于初學(xué)者而言，首先要掌握可綜合風(fēng)格的Verilog模塊編程的8個原則，才能在綜合布局布線的仿真中避免出現(xiàn)競爭冒險(xiǎn)現(xiàn)象。　?。?）時(shí)序電路建模時(shí)，用非阻塞賦值?！　。?）鎖存器電路建模時(shí)，用非阻塞賦值。　?。?）用always塊建立組合邏輯模型時(shí)，用阻塞賦值?！　。?）在同一個always塊中建立時(shí)序和組合邏輯電路時(shí)，用非阻塞賦值。　?。?）在同一個always塊中不要既用非阻塞

6、賦值又用阻塞賦值?！　。?）不要在一個以上的always塊中為同一個變量賦值。　?。?）用$strobe系統(tǒng)任務(wù)來顯示用非阻塞賦值的變量值。（8）在賦值時(shí)不要使用#0延時(shí)。這樣做的目的是為了使綜合前仿真和綜合后仿真一致。在很多時(shí)候，用"="或者是"<="實(shí)際上對應(yīng)的是不同的硬件電路，這點(diǎn)一定要十分清楚。阻塞賦值(=)：我們先做下面定義：RHS—賦值等號右邊的表達(dá)式，LHS—賦值等號左邊的表達(dá)式。在串行語句塊中，阻塞賦值語句按照它們在塊中的排列順序依次執(zhí)行，即前一條語句沒有完成賦值之前，后面的語句不可能被執(zhí)行，換言之，后面的語句被阻塞了。阻塞賦值的執(zhí)行可以認(rèn)

7、為只有一個步驟的操作，即計(jì)算RHS并更新LHS，此時(shí)不允許有來自任何其他Verilog語句的干擾。所謂阻塞的概念是指在同一個always塊中，其后面的賦值語句從概念上是在前一條賦值語句結(jié)束后開始賦值的。有句話我一直沒讀懂：從理論上講，它與后面的賦值語句只有概念上的先后，而無實(shí)質(zhì)上的延時(shí)。例如：begin　B=A;　C=B+1；end首先第一條語句執(zhí)行，將A的值賦給B，接著執(zhí)行第二條語句，將B+1(即A加1),并賦給C。也就是說C=A+1。非阻塞賦值(<=):　　非阻塞語句的執(zhí)行過程是：首先計(jì)算語句塊內(nèi)部所有右邊表達(dá)式(RHS)的值，然后完成對左邊寄存器變量

8、的賦值操作，例如，下面兩條非阻塞賦值語句的執(zhí)行過程是：先計(jì)算右邊表