基于fpga的66串行乘法器設(shè)計乘法器

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1、課程設(shè)計任務(wù)書題目基于FPGA的6*6串行乘法器設(shè)計起訖日期　　　　　　　　　　　　　　　　學(xué)生姓名專業(yè)班級通信工程所在院系　　電氣信息學(xué)院　指導(dǎo)教師職稱所在單位通信工程教研室12任務(wù)及要求：　1.設(shè)計內(nèi)容和要求（包括設(shè)計內(nèi)容、主要指標(biāo)與技術(shù)參數(shù)）設(shè)計內(nèi)容：設(shè)計一個6*6串行乘法器設(shè)計要求：(1)設(shè)計語言為Verilog，仿真軟件為ISE自帶仿真軟件iSIM；(2)該設(shè)計不要求下載到硬件開發(fā)板上，只需給出仿真波形圖，但要求能夠從波形圖中看出實現(xiàn)了乘法運算2.原始依據(jù)本設(shè)計要求學(xué)生應(yīng)用XilinxFPGA設(shè)計一個6*6串行乘法器，通過設(shè)計能夠讓學(xué)生進一步

2、掌握FPGA的基本開發(fā)流程，同時提高時序設(shè)計能力，學(xué)生已學(xué)習(xí)過EDA課程，掌握硬件描述語言基本知識，通過本次設(shè)計可進一步提高學(xué)生的動手能力，加強理論聯(lián)系實際的能力。3.進度計劃3.4-3.8查閱相關(guān)資料，掌握FPGA基本知識。3.11-3.15應(yīng)用Verilog語言進行程序開發(fā)，設(shè)計調(diào)試。3.18-3.22調(diào)試驗收，撰寫專業(yè)課程實踐訓(xùn)練報告。4.參考文獻(xiàn)[1]夏宇聞.Verilog數(shù)字系統(tǒng)設(shè)計教程[M].北京：北京航空航天大學(xué)出版社，2008.[2]SnairPalnitkar(美).VerilogHDL數(shù)字設(shè)計與綜合.夏宇聞等譯.（第二版）[M].北

3、京:電子工業(yè)出版社，2009.[3]Xilinx.UG230[Z/OL].www.xilinx.com指導(dǎo)教師簽字：教研室主任簽字：　　　　　　　　　　　　　　　　　　　　12目錄摘要：4關(guān)鍵詞4一：FPGA41.1名稱41.2背景41.3工作原理41.4芯片結(jié)構(gòu)5二：VerilogHDL52.1veriloghdl名稱52.2veriloghdl用途52.3Verilog硬件描述語言的主要能力6三：Spartan3E7四：乘法器84.1什么是乘法器84.2實現(xiàn)乘法器的方法84.36*6串行乘法器的設(shè)計思路84.46*6乘法器程序代碼94.56*6乘法

4、器設(shè)計仿真圖114.6結(jié)果分析11四：總結(jié)12參考文獻(xiàn)1212基于FPGA的6*6的乘法器的設(shè)計摘要：乘法器是眾多數(shù)字系統(tǒng)中的基本模塊從原理上來說屬于組合邏輯范疇，但從工程設(shè)計上來說，它往往會利用時序邏輯的方法來實現(xiàn)，屬于時序邏輯范疇，本文設(shè)計了基于FPGA的6*6無符號數(shù)串行乘法器的設(shè)計。關(guān)鍵詞：FPGAVerilogHDLSpartan3E串行乘法器程序一：FPGA1.1名稱FPGA（Field－ProgrammableGateArray），即現(xiàn)場可編程門陣列，它是在PAL、GAL、CPLD等可編程器件的基礎(chǔ)上進一步發(fā)展的產(chǎn)物。它是作為專用集成電路

5、（ASIC）領(lǐng)域中的一種半定制電路而出現(xiàn)的，既解決了定制電路的不足，又克服了原有可編程器件門電路數(shù)有限的缺點。1.2背景以硬件描述語言（Verilog?或?VHDL）所完成的電路設(shè)計，可以經(jīng)過簡單的綜合與布局，快速的燒錄至FPGA上進行測試，是現(xiàn)代IC?設(shè)計驗證的技術(shù)主流。這些可編輯元件可以被用來實現(xiàn)一些基本的邏輯門電路（比如AND、OR、XOR、NOT）或者更復(fù)雜一些的組合功能比如解碼器或數(shù)學(xué)方程式。在大多數(shù)的FPGA里面，這些可編輯的元件里也包含記憶元件例如觸發(fā)器（Flip－flop）或者其他更加完整的記憶塊。系統(tǒng)設(shè)計師可以根據(jù)需要通過可編輯的連接

6、把FPGA內(nèi)部的邏輯塊連接起來，就好像一個電路試驗板被放在了一個芯片里。一個出廠后的成品FPGA的邏輯塊和連接可以按照設(shè)計者而改變，所以FPGA可以完成所需要的邏輯功能。FPGA一般來說比ASIC（專用集成芯片）的速度要慢，無法完成復(fù)雜的設(shè)計，但是功耗較低。但是他們也有很多的優(yōu)點比如可以快速成品，可以被修改來改正程序中的錯誤和更便宜的造價。廠商也可能會提供便宜的但是編輯能力差的FPGA。因為這些芯片有比較差的可編輯能力，所以這些設(shè)計的開發(fā)是在普通的FPGA上完成的，然后將設(shè)計轉(zhuǎn)移到一個類似于ASIC的芯片上。另外一種方法是用CPLD（復(fù)雜可編程邏輯器件

7、備）。1.3工作原理12FPGA采用了邏輯單元陣列LCA（LogicCellArray）這樣一個概念，內(nèi)部包括可配置邏輯模塊CLB（ConfigurableLogicBlock）、輸出輸入模塊IOB（InputOutputBlock）和內(nèi)部連線（Interconnect）三個部分?，F(xiàn)場可編程門陣列（FPGA）是可編程器件，與傳統(tǒng)邏輯電路和門陣列（如PAL，GAL及CPLD器件）相比，F(xiàn)PGA具有不同的結(jié)構(gòu)。FPGA利用小型查找表（16×1RAM）來實現(xiàn)組合邏輯，每個查找表連接到一個D觸發(fā)器的輸入端，觸發(fā)器再來驅(qū)動其他邏輯電路或驅(qū)動I/O，由此構(gòu)成了既可

8、實現(xiàn)組合邏輯功能又可實現(xiàn)時序邏輯功能的基本邏輯單元模塊，這些模塊間利用金屬連線互相連接或連接到