基于vhdl的數(shù)字時鐘設計

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1、邵陽學院課程設計目錄1概述11.1數(shù)字時鐘的工作原理11.2設計任務12系統(tǒng)總體方案設計23VHDL模塊電路設計33.1模塊實現(xiàn)33.1.1分頻模塊pinlv33.1.2按鍵去抖動模塊qudou53.1.3按鍵控制模塊self163.1.4秒、分六十進制模塊cantsixty73.1.5時計數(shù)模塊hourtwenty93.1.6秒、分、時組合后的模塊93.1.7數(shù)碼管顯示模塊103.2數(shù)字時鐘的頂層設計原理圖133.3系統(tǒng)仿真與調(diào)試14結(jié)束語16參考文獻17致謝18附錄源程序代碼1925邵陽學院課程設計1概述1.1數(shù)字時鐘的工作原理數(shù)字鐘電路的基本結(jié)構(gòu)由兩個60進制計數(shù)器和一個24進制計數(shù)器

2、組成，分別對秒、分、小時進行計時，當計時到23時59分59秒時，再來一個計數(shù)脈沖，則計數(shù)器清零，重新開始計時。秒計數(shù)器的計數(shù)時鐘CLK為1Hz的標準信號，可以由晶振產(chǎn)生的50MHz信號通過分頻得到。當數(shù)字鐘處于計時狀態(tài)時，秒計數(shù)器的進位輸出信號作為分鐘計數(shù)器的計數(shù)信號，分鐘計數(shù)器的進位輸出信號又作為小時計數(shù)器的計數(shù)信號，每一秒鐘發(fā)出一個中斷給CPU，CPU采用NIOS，它響應中斷，并讀出小時、分、秒等信息。CPU對讀出的數(shù)據(jù)譯碼，使之動態(tài)顯示在數(shù)碼管上。1.2設計任務設計一個基于VHDL的數(shù)字時鐘，具體功能要求如下：1．在七段數(shù)碼管上具有時--分--秒的依次顯示。2．時、分、秒的個位記滿十向

3、高位進一，分、秒的十位記滿五向高位進一，小時按24進制計數(shù)，分、秒按60進制計數(shù)。3．整點報時，當計數(shù)到整點時揚聲器發(fā)出響聲。4．時間設置：可以通過按鍵手動調(diào)節(jié)秒和分的數(shù)值。此功能中可通過按鍵實現(xiàn)整體清零和暫停的功能。5．LED燈循環(huán)顯示：在時鐘正常計數(shù)下，LED燈被依次循環(huán)點亮。25邵陽學院課程設計2系統(tǒng)總體方案設計設計一個基于VHDL的數(shù)字時鐘，我采用自頂向下分模塊的設計。底層為實現(xiàn)個弄能的模塊，各模塊由vhdl語言編程實現(xiàn)：頂層采用原理圖形式調(diào)用。其中底層模塊包括秒、分、時三個計數(shù)器模塊、按鍵去抖動模塊、按鍵控制模塊、時鐘分頻模塊、數(shù)碼管顯示模塊共7個模塊。設計框圖如下：圖2.1數(shù)字時

4、鐘設計框圖由圖2.1可以清晰的看到數(shù)字鐘系統(tǒng)設計中各功能模塊間連接關系。系統(tǒng)時鐘50MHZ經(jīng)過分頻后產(chǎn)生1秒的時鐘信號，1秒的時鐘信號作為秒計數(shù)模塊的輸入信號，秒計數(shù)模塊產(chǎn)生的進位信號作為分計數(shù)模塊的輸入信號，分計數(shù)模塊的進位信號作為時計數(shù)模塊的輸入信號。秒計數(shù)模塊、分計數(shù)模塊、時計數(shù)模塊的計數(shù)輸出分別送到顯示模塊。由于設計中要使用按鍵進行調(diào)節(jié)時間，而按鍵的動作過程中存在產(chǎn)生得脈沖的不穩(wěn)定問題，所以就牽扯到按鍵去抖動的問題，對此系統(tǒng)中設置了按鍵去抖動模塊，按鍵去抖動模塊產(chǎn)生穩(wěn)定的脈沖信號送入按鍵控制模塊，按鍵控制模塊根據(jù)按鍵的動作對秒、分、時進行調(diào)節(jié)。25邵陽學院課程設計3VHDL模塊電路設

5、計3.1模塊實現(xiàn)由數(shù)字鐘的頂層設計原理圖可知：系統(tǒng)的外部輸入即為系統(tǒng)的時鐘信號CLK=50MHZ,系統(tǒng)的外部輸出有蜂鳴器信號buzzer，LED顯示信號LED[3..1]和shan（與按鍵去抖動模塊的o3相連），數(shù)碼管顯示信號xianshi[7..0]，數(shù)碼管位選信號xuanze[7..0]。下面將對內(nèi)部功能模塊進行詳細說明，（本設計共包含5個模塊）：3.1.1分頻模塊pinlv對系統(tǒng)的時鐘50MHZ進行分頻，設置不同長度的計數(shù)值，當系統(tǒng)時鐘clk有變化時計數(shù)器開始計數(shù)，當計數(shù)到某個值時輸出一個信號，計數(shù)值不同輸出信號的周期也就不同，從而實現(xiàn)了對系統(tǒng)時鐘進行不同的分頻，產(chǎn)生不同頻率的信號。由

6、VHDL語言生成的模塊圖和程序說明如下：圖3.1分頻模塊libraryieee;useieee.std_logic_1164.all;useieee.std_logic_unsigned.all;entitypinlvisport(clk:instd_logic;--系統(tǒng)時鐘輸入端口clk2ms:outstd_logic;clk500ms:outstd_logic;clk1s:outstd_logic);--各頻率信號的輸出端口end;architecturebehofpinlvisbeginp1:process(clk);--進程p125邵陽學院課程設計variablecount1:int

7、egerrange0to49999999;beginif(clk'eventandclk='1')thencount1:=count1+1;--在clk的上升沿計數(shù)ifcount1<=24999999thenclk1s<='0';elsifcount1<=49999999thenclk1s<='1';elsecount1:=0;--產(chǎn)生周期為1s的時鐘信號clk500ms<='0';elsifcount3<=