verilog hdl 乘法器

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1、實(shí)用標(biāo)準(zhǔn)文案目錄一、設(shè)計(jì)的性質(zhì)、目的和任務(wù)2二、設(shè)計(jì)課題要求21、基本要求22、設(shè)計(jì)內(nèi)容2三、總體設(shè)計(jì)31、輸入模塊32、乘法模塊43、選擇模塊54、顯示模塊75、符號(hào)模塊11四、總體調(diào)試與仿真結(jié)果……………………………13五、調(diào)試中遇到的問題及解決的方法13六、課程設(shè)計(jì)過程中的體會(huì)和感想14七、建議……………………………………………15精彩文檔實(shí)用標(biāo)準(zhǔn)文案一、設(shè)計(jì)的性質(zhì)、目的和任務(wù)熟悉EDA設(shè)計(jì)方法、設(shè)計(jì)語言和開發(fā)軟件及設(shè)計(jì)實(shí)例，利用掌握的一種硬件描述語言（AHDL/VHDL/VerilogHDL）和EDA開發(fā)工具（MaxPlusⅡ）進(jìn)行數(shù)字系統(tǒng)的設(shè)計(jì)開發(fā)及仿真。

2、通過課程設(shè)計(jì)的鍛煉，要求學(xué)生掌握電路的一般設(shè)計(jì)方法，具備初步的獨(dú)立設(shè)計(jì)能力，提高綜合運(yùn)用所學(xué)的理論知識(shí)獨(dú)立分析和解決問題的能力，培養(yǎng)學(xué)生的創(chuàng)新精神。二、設(shè)計(jì)課題要求（1）基本要求掌握現(xiàn)代大規(guī)模集成數(shù)字邏輯電路的應(yīng)用設(shè)計(jì)方法，進(jìn)一步掌握電子儀器的正確使用方法，以及掌握利用計(jì)算機(jī)進(jìn)行電子設(shè)計(jì)自動(dòng)化(EDA)的基本方法。（2）設(shè)計(jì)內(nèi)容精彩文檔實(shí)用標(biāo)準(zhǔn)文案設(shè)計(jì)一個(gè)兩個(gè)5位數(shù)相乘的乘法器。用發(fā)光二極管顯示輸入數(shù)值，用7段顯示器顯示十進(jìn)制結(jié)果。乘數(shù)和被乘數(shù)分兩次輸入。在輸入乘數(shù)和被乘數(shù)時(shí)，要求顯示十進(jìn)制輸入數(shù)據(jù)。輸入顯示和計(jì)算結(jié)果顯示，采用分時(shí)顯示方式進(jìn)行，可參見計(jì)算器的顯示功

3、能。注意，如果除法功能為引用功能模塊，則難度系數(shù)將按照1到2.5計(jì)算。#設(shè)計(jì)提示（僅供參考）：通常表示帶符號(hào)二進(jìn)制數(shù)時(shí)，最高位為“0”表示“+”號(hào)，最高位為“1”表示“-”號(hào)，例如，01101表示“+1101”，而11101則表示“-1101”。乘法運(yùn)算通常采用移位相加方法實(shí)現(xiàn)，見簡略示意圖。最終符號(hào)則用兩個(gè)數(shù)的最高位采用“異或”邏輯得到。乘數(shù)被乘數(shù)移位寄存移位寄存相乘邏輯累加器結(jié)果寄存時(shí)鐘一、總體設(shè)計(jì)基于VerilogHDL硬件語言的乘法器設(shè)計(jì)（1）輸入模塊該模塊為乘數(shù)和被乘數(shù)輸入，由ch（表示乘號(hào)）、rst（表示復(fù)位）控制。當(dāng)rst=0、ch=0時(shí)，輸入被乘數(shù)A

4、O；當(dāng)rst=0、ch=1時(shí)，輸入乘數(shù)BO；當(dāng)rst=1時(shí)，無論ch=0或1，輸入均為零。程序如下：生成模塊如下：moduleshuru(date,ch,AO,BO,rst);inputch;精彩文檔實(shí)用標(biāo)準(zhǔn)文案inputrst;input[3:0]date;output[3:0]AO,BO;reg[3:0]AO,BO;always@(date)begincase({ch,rst})2'b00:AO=date;2'b10:BO=date;2'b01:AO=4'b0000;2'b11:BO=4'b0000;default:beginAO=4'bx;BO=4'bx;en

5、dendcaseendendmodule波形仿真如下：仿真輸入被乘數(shù)10，乘數(shù)12；當(dāng)復(fù)位為1時(shí)，輸入的14和11均無效。（1）乘法模塊將乘數(shù)b的每一位與被乘數(shù)a相乘，如果b的該位為0則相乘得0；如果b的該位為1則相乘后左移相應(yīng)的位數(shù)并寄存，最后累加得出最終結(jié)果。程序如下：生成模塊如下：modulemult(out,a,b,clk);精彩文檔實(shí)用標(biāo)準(zhǔn)文案output[7:0]out;input[3:0]a,b;inputclk;wire[7:0]out;wire[5:0]out1;wire[7:0]out2;reg[6:0]temp3;reg[5:0]temp2;r

6、eg[4:0]temp1;reg[3:0]temp0;function[3:0]mult4;input[3:0]operand;inputsel;beginmult4=(sel)?(operand):4'b0000;endendfunctionalways@(posedgeclk)begintemp0<=mult4(a,b[0]);temp1<=((mult4(a,b[1]))<<1);temp2<=((mult4(a,b[2]))<<2);temp3<=((mult4(a,b[3]))<<3);endassignout1=temp0+temp1;assignout

7、2=temp2+temp3;assignout=out1+out2;endmodule波形仿真如下：仿真11*12精彩文檔實(shí)用標(biāo)準(zhǔn)文案（1）選擇模塊由ch（表乘號(hào)鍵）、dh（表等號(hào)鍵）控制，當(dāng)ch=0，dh=0時(shí)選擇被乘數(shù)的數(shù)值（ai）和符號(hào)（fa）；當(dāng)ch=1，dh=0（即按下乘號(hào)鍵）時(shí)選擇乘數(shù)的數(shù)值（bi）和符號(hào)（fb）；當(dāng)ch=1，dh=1（即同時(shí)按下乘號(hào)鍵和等號(hào)鍵）時(shí)選擇結(jié)果的數(shù)值（ci）和符號(hào)（fc）。程序如下：生成模塊如下：modulechoose(ch,dh,ai,bi,ci,fa,fb,fc,out,fo);inputfa,fb,fc;input