基于fpga的sataⅱ協(xié)議研究與實(shí)現(xiàn)

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1、湖南大學(xué)碩士學(xué)位論文基于FPGA的SATAⅡ協(xié)議研究與實(shí)現(xiàn)姓名：高志申請(qǐng)學(xué)位級(jí)別：碩士專業(yè)：信息與通信工程指導(dǎo)教師：黃生葉20090511基于FPGA的SATAII協(xié)議研究與實(shí)現(xiàn)摘要現(xiàn)代的計(jì)算機(jī)追求的是更快的速度、更高的數(shù)據(jù)完整性和靈活性。無論從物理性能，還是從電氣性能來看，現(xiàn)今的并行總線都已出現(xiàn)了某些局限，無法提供更高的數(shù)據(jù)傳輸率。而SATA以其傳輸速率快、支持熱插拔、可靠的數(shù)據(jù)傳輸?shù)忍攸c(diǎn)，得到各行業(yè)越來越多的支持。目前市場(chǎng)上的SATAIPCORE都是面向IC設(shè)計(jì)的，不利于在FPGA上集成，因此，本文在Xilinx公司的Virtex5系列FPG

2、A上實(shí)現(xiàn)SATAII協(xié)議，對(duì)SATA技術(shù)的推廣、國(guó)內(nèi)邏輯IP核的發(fā)展都有一定的意義。本文將SATAII協(xié)議的FPGA實(shí)現(xiàn)劃分成物理層、鏈路層、傳輸層和應(yīng)用層四個(gè)模塊。提出了物理層串行收／發(fā)器設(shè)計(jì)以及物理鏈路初始化方案。分析了鏈路層模塊結(jié)構(gòu)，給出了作為SATAII鏈路層核心的狀態(tài)機(jī)的設(shè)計(jì)。為滿足SATAII協(xié)議3．0Gbps的速率，采用擴(kuò)大數(shù)據(jù)處理位寬的方法，設(shè)計(jì)完成了鏈路層的16b／20b編碼模塊，同時(shí)為提高數(shù)據(jù)傳輸可靠性和信號(hào)的穩(wěn)定性，分別實(shí)現(xiàn)了鏈路層CRC校驗(yàn)?zāi)K和并行擾碼模塊。在描述協(xié)議傳輸層的模塊結(jié)構(gòu)的基礎(chǔ)上，給出了作為傳輸層核心的狀態(tài)機(jī)

3、的設(shè)計(jì)，并以DMADATAOUT命令的操作為例介紹了FIS在傳輸層中的處理過程。完成了命令層協(xié)議狀態(tài)機(jī)的設(shè)計(jì)，并實(shí)現(xiàn)了SATAII新增功能NCQ技術(shù)，從而使得數(shù)據(jù)傳輸更加有效。最后為使本設(shè)計(jì)應(yīng)用更加廣泛，設(shè)計(jì)了基于AHB總線的用戶接口。本設(shè)計(jì)采用VerilogHDL語言對(duì)需要實(shí)現(xiàn)的電路進(jìn)行描述，并使用Modelsim軟件仿真。仿真結(jié)果表明，本文設(shè)計(jì)的邏輯電路可靠穩(wěn)定，與SATAII協(xié)議定義功能一致。關(guān)鍵詞：SATAII協(xié)議；NCQ；現(xiàn)場(chǎng)可編程門陣列；8b／10b編碼；CRCIlAbstractlhemodemcomputerpursuesfast

4、erspeed，higherdataintegrityandflexibility．Regardlessofthephysicalpropertiesortheelectricalperformance，theparallelbusappearslimitations，whichcannotprovidehigherdatatransmissionrate．SATAobtainsmoreandmoresupportbecauseofitsfasttransferrate，supportingplugandplay,aswellasreliable

5、datatransmission．AtpresentthedesigningofSATAIPCOREareallforIC，nothelpfultointegrateonFPGA．Inthispaper，SATAIIprotocolisrealizedbasedonVirtex5FPGAofXilinx．whichismeaningfulinthepopularizationofSATAandthedevelopmentofdomesticIPCORE．TherealizationofSATAIIprotocolbasedonFPGAisdivi

6、dedintofourmoduIes．suchasphysicallayer，linklayer,transportlayerandapplicationlayer．Thedesignschemeofserialtransceiverandinitializationinphysicallayerareproposed．Asthecoreoflinklayer，thedesignofstatemachineareshowed，afteranalyzingthestructureoflinklayer．Tosatisfythe3．0Gbpsspee

7、dofSATAIIprotocol，the16b／20bencodermoduleisrealized，adoptingthemethodofexpandingdata．processingwidth。Toimprovethereliabilityofdatatransmissionandthestabilityofsignals，theCRCmoduleandparallelscramblemoduleareaccomplished．Thestatemachine．whichisthecoreoftransportlayer,isdesigne

8、d，afterthestructureoftransportlayerisdescribed．TakingthecommandofDMA