vhdl與數(shù)字系統(tǒng)設(shè)計

《vhdl與數(shù)字系統(tǒng)設(shè)計》由會員上傳分享，免費在線閱讀，更多相關(guān)內(nèi)容在學(xué)術(shù)論文-天天文庫。

1、電子電氣工程學(xué)院學(xué)生實驗報告電子信息科學(xué)與技術(shù)專業(yè)13級電信班S2組姓名學(xué)號課程名VHDL與數(shù)字系統(tǒng)設(shè)計指導(dǎo)教師成績一、實驗預(yù)習(xí)實驗序號2實驗題目全加器的設(shè)計預(yù)習(xí)日期要求:1.實驗?zāi)康?2.實驗原理:3.畫出實驗原理圖；4.實驗設(shè)備；5.預(yù)習(xí)內(nèi)容（該實驗項目應(yīng)完成內(nèi)容）；6.記錄表格設(shè)計一、實驗?zāi)康?、熟悉利用QuartusⅡ的原理圖輸入方法設(shè)計簡單組合電路2、掌握層次化設(shè)計的方法3、利用層次化的設(shè)計方法，設(shè)計一個8位全加器4、熟悉利用CPLD/FPGA實驗開發(fā)平臺進行系統(tǒng)設(shè)計驗證。二、實驗原理QuartusII中的原理圖如下圖所示：三、實

2、驗設(shè)備硬件：FPGA實驗開發(fā)板（主芯片是Altera的CycloneII系列的EP2C5Q208C8N）和PC機軟件：QuartusII9.0第1頁共3頁要求：1.實驗步驟;2.實驗數(shù)據(jù)、波形、現(xiàn)象的記錄；3.數(shù)據(jù)分析、處理(分析、討論實驗結(jié)果，說明實驗結(jié)果與理論值的比較誤差；討論實驗中存在的問題與解決方法。)；4.實驗操作注意事項；5.實驗習(xí)題；6.心得體會。一、實驗步驟（一）任務(wù)一實驗步驟根據(jù)下圖完成1位半加器原理圖輸入，并對其進行仿真，最后將其生成原理圖符號。（二）任務(wù)二實驗步驟在任務(wù)一的基礎(chǔ)上，完成八位全加器的原理圖輸入，完成編譯、

3、綜合、適配、仿真。（三）任務(wù)三實驗步驟在任務(wù)一、任務(wù)二的基礎(chǔ)上，完成編譯、引腳鎖定，下載到實驗箱的FPGA芯片里。二、實驗數(shù)據(jù)、波形、現(xiàn)象記錄。二、實驗報告第1頁共3頁　　三、數(shù)據(jù)分析、處理8位全加器可以由8個1位全加器構(gòu)成，加法器間的進位可以串行方式實現(xiàn)，即將低位加法器的進位輸出cout與相臨的高位加法器的最低進位輸入信號cin相接。。編譯通過后，進行引腳鎖定，鍵2、鍵1輸入八位加數(shù)，從數(shù)碼管1、2上可看到相應(yīng)的輸入；鍵8可看到相應(yīng)的輸入，從數(shù)碼管7上看到兩位相加的和，從D8顯示進位情況四、實驗操作注意事項按照實驗步驟完成原理圖輸入、編譯

4、，編譯時要注意選擇器件型號。在操作時認(rèn)真學(xué)習(xí)實驗的步驟，在完成軟件上的操作后，連接FPGA實驗開發(fā)板和PC機，檢查硬件的好壞，連線是否正確，再接通電源，將軟件導(dǎo)入。五、心得體會在這一次課外實踐中，我覺得自己收獲不少。實踐過程中，我遇到了不少問題，但是通過對課本的理解和在網(wǎng)上資料的查找，以及不懈的努力，鍛煉了我動手實驗和獨立思考的能力。?這次實踐使自己的課本知識可以通過實驗進行深一步認(rèn)識，使得理論與實際相結(jié)合，加深自己對課本的理解，同時也鍛煉了自己的分析理解能力。其次，對QuartusⅡ軟件的使用也有了一個學(xué)習(xí)的過程，我學(xué)會了如何使用Quar

5、tusⅡ來制作邏輯電路圖，實現(xiàn)邏輯電路的仿真，并對邏輯電路進行時序分析。?然而，由于時間的關(guān)系，這次實踐肯定也有一些不足的地方。但是，最起碼我做了一些成果出來，我體驗到了這次實踐的過程。相信以后我會以更加積極的態(tài)度去對待學(xué)習(xí)，認(rèn)真對待每一個實驗，珍惜每一分每一秒，學(xué)到最多的知識和方法，鍛煉自己的能力，這個是我在實驗上學(xué)到的最重要的東西，也使以后都將受益匪淺。電子電氣工程學(xué)院實驗報告附頁第1頁共3頁