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《畢業(yè)設(shè)計（論文）-基于fpga的通用可控分頻器的設(shè)計》由會員上傳分享，免費在線閱讀，更多相關(guān)內(nèi)容在行業(yè)資料-天天文庫。
1、泉州師范學(xué)院畢業(yè)論文（設(shè)計）題目基于FPGA的通用可控分頻器的設(shè)計物理與信息工程學(xué)院電子信息科學(xué)與技術(shù)專業(yè)2007級學(xué)生姓名學(xué)號指導(dǎo)教師職稱講師完成日期2011年4月1日教務(wù)處制17基于FPGA的通用可控分頻器的設(shè)計泉州師范學(xué)院電子信息科學(xué)與技術(shù)專業(yè)指導(dǎo)教師講師【摘要】介紹了基于FPGA的通用可控分頻器的工作原理和設(shè)計過程。根據(jù)分頻技術(shù)原理，使用Altera公司的EP2C8Q208C8芯片為核心器件，在QuartusII平臺上，用VHDL語言編程完成了分頻器的軟件設(shè)計、編譯、調(diào)試、仿真和下載，然后與外圍硬件電路相結(jié)合調(diào)試，最終設(shè)計出能進(jìn)
2、行2到9999分頻和占空比1%到99%可調(diào)的分頻器，該分頻器的輸入信號為1MHZ?！娟P(guān)鍵詞】FPGA；VHDL；通用分頻器；分頻系數(shù)；占空比17目錄第1章引言31.1課題分析31.2VHDL語言和QUARTUSII簡介31.2.1VHDL簡介31.2.2QuartusII簡介4第2章方案選擇及原理分析42.1通用可控分頻器硬件方案選擇42.2通用可控分頻器原理分析42.2.1偶數(shù)分頻器42.2.2奇數(shù)分頻器5第3章硬件設(shè)計63.1系統(tǒng)設(shè)計的主要組成分…………………………………………………………………..63.2FPGA簡介73.3顯示電
3、路介紹7第4章軟件設(shè)計74.1系統(tǒng)分析74.2系統(tǒng)的結(jié)構(gòu)和模塊劃分74.2.1固定數(shù)值分頻模塊84.2.2按鍵和顯示模塊84.2.3占空比和分頻系數(shù)可控分頻模塊94.3可控分頻的實現(xiàn)10第5章軟硬件的系統(tǒng)測試10結(jié)論10參考文獻(xiàn)11致謝11附錄Ⅰ測量的數(shù)據(jù)表12附錄Ⅱ程序1217第1章引言分頻器是數(shù)字系統(tǒng)設(shè)計中的一種基本電路，我們往往需要通過分頻器得到我們所需要的時鐘頻率。在實際設(shè)計中我們經(jīng)常用到的為整數(shù)分頻，有時要求等占空比，有時又要求非等占空比。在同一個設(shè)計中有時要求多種形式的分頻，通常由計數(shù)器或計數(shù)器的級聯(lián)結(jié)構(gòu)構(gòu)成各種形式的任意占
4、空比偶數(shù)分頻及非等占空比的奇數(shù)分頻，實現(xiàn)起來比較簡單，對于等占空比的奇數(shù)分頻以及可控的分頻實現(xiàn)起來會較為困難。本文利用VHDL硬件描述語言，通過QuartusⅡ7.2開發(fā)平臺，使用Altera公司的FPGA芯片，設(shè)計了一種能夠滿足上述要求，而且較為通用的可控分頻器。只需在分頻器的輸入端用按鍵輸入相應(yīng)的分頻系數(shù)，就可以得到所需的頻率。1.1課題分析隨著電子技術(shù)的高速發(fā)展，F(xiàn)PGA/CPLD以其高速、高可靠性、串并行工作方式等突出優(yōu)點在電子設(shè)計中受到廣泛的應(yīng)用，而且代表著未來EDA設(shè)計的方向。FPGA/CPLD的設(shè)計采用了高級語言，如VHD
5、L語言AHDL語言等，進(jìn)一步打破了軟件與硬件之間的界限，縮短了產(chǎn)品的開發(fā)周期。所以采用先進(jìn)的FPGA/CPLD取代傳統(tǒng)的標(biāo)準(zhǔn)集成電路、接口電路已成為電子技術(shù)發(fā)展的必然趨勢。EDA技術(shù)代表了當(dāng)今電子設(shè)計技術(shù)的最新發(fā)展方向，采用EDA工具，電子設(shè)計師可以從概念、算法、協(xié)議等開始設(shè)計電子系統(tǒng)，大量工作可以通過計算機完成，并可以將電子產(chǎn)品從電路設(shè)計、性能分析到設(shè)計出IC版圖或PCB版圖的整個過程在汁算機上自動處理完成。由于現(xiàn)代電子產(chǎn)品的復(fù)雜度和集成度的日益提高，一般分離的中小規(guī)模集成電路組合已不能滿足要求，電路設(shè)計逐步地從中小規(guī)模芯片轉(zhuǎn)為大規(guī)模
6、、超大規(guī)模芯片，具有高速度、高集成度、低功耗的可編程朋IC器件已蓬勃發(fā)展起來。[1]分頻器是一種在FPGA的設(shè)計中使用效率非常高的設(shè)計，使用硬件描述語言進(jìn)行設(shè)計消耗不多的邏輯單元就可以實現(xiàn)對時鐘的操作，具有成本低、可編程等優(yōu)點。1.2VHDL語言和QUARTUSII簡介1.2.1VHDL語言簡介VHDL（VHSIC（VeryHighSpeedIntegratedCircuit）HardwareDescriptionLanguage）是超高速集成電路硬件描述語言，是一種用于電路設(shè)計的高級語言。它出現(xiàn)于80年代后期，剛開始時它是由美國國防部
7、開發(fā)出來的，是為了供美軍用來提高設(shè)計的可靠性和縮減開發(fā)周期的一種使用范圍比較小的設(shè)計語言。VHDL語言主要應(yīng)用于數(shù)字電路系統(tǒng)的設(shè)計。目前，國內(nèi)對它的應(yīng)用多數(shù)集中在FPGA/CPLD/EPLD的設(shè)計當(dāng)中，除此之外，一些較為有實力的單位，也將它用來設(shè)計ASIC。VHDL語言具有多層次描述系統(tǒng)硬件功能的能力，既可以描述系統(tǒng)級電路，又可以描述門級電路。而描述既可以采用行為描述、寄存器傳輸描述或結(jié)構(gòu)描述，也可以采用三者混合的混合級描述。另外，VHDL還支持慣性延遲和傳輸延遲，還可以準(zhǔn)確地建立硬件電路模型。VHDL支持預(yù)定義的和自定義的數(shù)據(jù)類型，給
8、硬件描述帶來較大的自由度，使設(shè)計人員能夠方便地創(chuàng)建高層次的系統(tǒng)模型。VHDL語言具有自頂向下和基于庫的設(shè)計特點。其開發(fā)流程：在頂層用方框圖或硬件語言對電路的行為進(jìn)行描述后，進(jìn)行系統(tǒng)仿真驗證和糾錯，再用邏輯綜
