fpga_asic-基于fpga的高速寬帶跳頻發(fā)射機(jī)的中頻設(shè)計

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1、基于FPGA的高速寬帶跳頻發(fā)射機(jī)的中頻設(shè)計段文博，崔一凡，練美英，李紹勝（北京郵電大學(xué)信息與通信工程學(xué)院100876）摘要：如何實現(xiàn)高跳頻速率，高帶寬是提高跳頻發(fā)射機(jī)性能的關(guān)鍵，本文結(jié)合軟件無線電思想和架構(gòu)，利用AlteraEP3C16F484C6作為中頻信號處理器，設(shè)計了一種基于統(tǒng)一硬件架構(gòu)的數(shù)字化高速寬帶跳頻發(fā)射機(jī)，實現(xiàn)跳頻速率125kHops/s，跳頻帶寬320MHz。關(guān)鍵字：軟件無線電；跳頻發(fā)射機(jī)；MSK；數(shù)字上變頻；并串轉(zhuǎn)換；FPGAHigh-speedandbroadbandfrequencyhoppingtransmitterdesignandimplementat

2、ionbasedonFPGAAbstract:Howtoachievehighspeedfrequencyhoppingandhighbandwidthiskeytoimprovetheperformanceoffrequencyhoppingtransmitters.Thispaper,appliedthearchitectureofsoftware-definedradio,usedAlteraEP3C16F484C6astheIFsignalprocessor,designedahigh-speedandbroadbandfrequencyhoppingtransmitte

3、rbasedontheunifiedhardwarearchitecture.Achievedthefrequencyhoppingrateof125kHops/s,andbandwidthof320MHz.Keywords:Software-definedradio;frequencyhoppingtransmitters;MSK;DUC;serial-to-parallelconvert;FPGA1引言跳頻通信是在惡劣的電磁環(huán)境中保證正常通信的主要手段。提高跳頻通信系統(tǒng)的跳頻速率和跳頻帶寬可以有利于對抗單頻窄帶干擾，頻帶阻塞干擾以及跟蹤干擾，是提高跳頻[1]通信系統(tǒng)抗干擾能力

4、的主要手段。所以研究高速寬帶跳頻通信息系統(tǒng)具有重要意義。隨著半導(dǎo)體技術(shù)發(fā)展，軟件無線電技術(shù)逐漸從理論走向了實現(xiàn)。軟件無線電要求DA盡量靠近天線，通信系統(tǒng)的大部分功能設(shè)計由軟件完成，這樣不僅降低了硬件設(shè)計的復(fù)雜度，[2]而且能夠大大提高系統(tǒng)的靈活性。在當(dāng)今多種通信標(biāo)準(zhǔn)并存的環(huán)境下，采用軟件無線電技術(shù)設(shè)計通信系統(tǒng)的優(yōu)點越來越明顯。當(dāng)前的DA轉(zhuǎn)換器速率已達(dá)到1000MSPS以上，F(xiàn)PGA的處理能力也達(dá)到每秒可以進(jìn)行幾百吉次乘累加運算，同時還具備了高速的IO接口。具備了實現(xiàn)中頻數(shù)字化的能力。傳統(tǒng)的跳頻發(fā)射機(jī)是通過模擬本振的跳變或切換來實現(xiàn)跳頻的功能。采用模擬本振跳變的方案跳頻速率受本振頻

5、率切換速率的影響；采用本振切換的方案，至少需要兩個模擬1本振和一個高速模擬開關(guān)進(jìn)行乒乓切換，外圍電路較復(fù)雜，且靈活性較差。本文根據(jù)軟件無線電的設(shè)計思想，將基帶調(diào)制，數(shù)字上變頻，以及跳頻控制用數(shù)字化的形式在FPGA內(nèi)部實現(xiàn)，只需通過改變FPGA內(nèi)部數(shù)控振蕩器的輸出頻率就可以實現(xiàn)高速寬帶跳頻。這樣避免了模擬本振的高速跳變，提高了跳頻速率，簡化了系統(tǒng)硬件結(jié)構(gòu)，同時還增強(qiáng)了系統(tǒng)的靈活性。2方案設(shè)計本方案采用EP3C16F484C6作為跳頻發(fā)射機(jī)的中頻信號處理器，其處理能力最高可達(dá)幾十吉乘累加運算，并且具有最高可達(dá)840Mbps的高速LVDS接口。DA轉(zhuǎn)換器采用AD9736，具有14bit

6、精度，1.2GSPS轉(zhuǎn)換速率。該高速寬帶跳頻發(fā)射機(jī)具有高度靈活性，其中跳頻圖案，跳頻數(shù)，跳時，以及發(fā)送消息等參數(shù)可以實時配置。系統(tǒng)的跳頻實現(xiàn)部分在FPGA內(nèi)部完成，系統(tǒng)最終實現(xiàn)跳頻速率125kHops/s，跳頻帶寬320MHz。跳頻發(fā)射機(jī)系統(tǒng)包括基帶處理部分，中頻處理部分以及控制部分?；鶐幚聿糠钟蒚MS320V5510完成，主要處理包括：產(chǎn)生發(fā)送消息；進(jìn)行信道編碼、交織；按幀格式進(jìn)行打包；寫入FPGA內(nèi)部消息存儲器。同時生成跳頻圖案、跳頻數(shù)、跳時等參數(shù)，并寫入FPGA內(nèi)部頻率表存儲器、跳頻數(shù)寄存器和跳時寄存器。中頻處理部分由EP3C16F484完成，主要處理包括：存儲器控制，M

7、SK基帶調(diào)制，脈沖成形，數(shù)字上變頻，發(fā)送數(shù)據(jù)控制和跳頻控制?？刂撇糠钟蒑CU完成，主要功能包括：控制FPGA程序動態(tài)加載，配置AD9736等。為了增加跳頻發(fā)射系統(tǒng)的靈活性，DSP與FPGA之間數(shù)據(jù)交換通過共享存儲器的方式實現(xiàn)。FPGA內(nèi)部存儲器設(shè)計為乒乓結(jié)構(gòu)，每個時隙開始后，F(xiàn)PGA根據(jù)存儲器和寄存器的狀態(tài)控制跳頻發(fā)送。同時DSP將下一個時隙的跳頻配置參數(shù)寫入存儲器。系統(tǒng)整體結(jié)構(gòu)如圖2-1所示：圖2-1系統(tǒng)結(jié)構(gòu)框圖23FPGA設(shè)計與實現(xiàn)3.1存儲器設(shè)計FPGA內(nèi)部存儲器用于與DS