基于sopc的網(wǎng)絡(luò)模塊設(shè)計與實現(xiàn)new

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1、電子器件及應(yīng)用doi:10.3969/j.issn.1563-4795.2012.04.004基于SoPC的網(wǎng)絡(luò)模塊設(shè)計與實現(xiàn)12魏丙濤，趙麗敏(1．華北計算機(jī)系統(tǒng)工程研究所，北京100083；2．德州學(xué)院計算機(jī)系，山東德州253300)摘要：在Altera公司提供的QuartusⅡ軟件中開發(fā)網(wǎng)絡(luò)模塊控制器并在SoPCBuilder中將其作為一個獨立的IP核集成到SoPC中，通過軟件驅(qū)動控制器實現(xiàn)網(wǎng)絡(luò)模塊收發(fā)等操作，發(fā)揮其設(shè)計靈活、集成度高、收發(fā)速度快等優(yōu)點，為SoPC設(shè)計中網(wǎng)絡(luò)功能提供了新的方案。關(guān)鍵詞：SoPC；NIOSⅡ；網(wǎng)絡(luò)模塊網(wǎng)絡(luò)

2、模塊是網(wǎng)絡(luò)設(shè)備中必不可少的部分，隨JTAG調(diào)試模塊等。本設(shè)計通過Altera公司的FPGA著近年來物聯(lián)網(wǎng)技術(shù)的高速發(fā)展，對互聯(lián)設(shè)備的芯片和NIOSⅡ嵌入式系統(tǒng)實現(xiàn)SoPC。網(wǎng)絡(luò)模塊提出的更高要求。本文提出了基于NIOS1系統(tǒng)總體方案設(shè)計Ⅱ的SoPC系統(tǒng)設(shè)計與實現(xiàn)的網(wǎng)絡(luò)模塊。美國Altera公司于2000年提出了SoPC(SystemAltera公司的SoPCBuilder為建立SoPC設(shè)計提供onaProgrammableChip，可編程片上系統(tǒng))技術(shù)，了標(biāo)準(zhǔn)化的圖形環(huán)境，SoPCBuilder包含在Quartus并同時推出了相應(yīng)的開發(fā)軟件

3、QuartusⅡ及硬件平Ⅱ軟件中。SoPCBuilder幫助設(shè)計者自動完成系統(tǒng)臺FPGA(Field-ProgrammableGateArray)。SoPC具集成的工作，SoPC提供了直觀的圖形用戶界面?zhèn)淝度胧教幚砥鲀?nèi)核，具有豐富的IP核資源可供(GUI)，幫助設(shè)計者添加和配置系統(tǒng)所需的外設(shè)選擇，擁有足夠的片上可編程邏輯資源，提供處(包括存儲器、定制外設(shè)和IP模塊)，根據(jù)設(shè)計者的理器調(diào)試接口和FPGA編程接口，具有單芯片、低要求將這些外設(shè)與處理器連接在一起，并自動完功耗、小封裝等的優(yōu)點。NIOSⅡ是Altera公司發(fā)布成外設(shè)和存儲器的地址映

4、射、中斷控制和總線控的軟核處理器，其最大特點是可配置性較好，即制等工作。完成系統(tǒng)配置之后，SoPCBuilder根據(jù)用戶可根據(jù)自己的標(biāo)準(zhǔn)定制處理器，按照需求選要求生成VHDL或VerilogHDL的系統(tǒng)級設(shè)計代碼，擇合適的外設(shè)、存儲器和接口。此外還可以輕松并自動生成部分外設(shè)的硬件抽象層(HAL)代碼和集成自己專有的功能，使設(shè)計具有獨特的競爭優(yōu)底層硬件驅(qū)動代碼，為軟件開發(fā)做好準(zhǔn)備。圖2所勢。NiosⅡ軟核處理器的原理框圖如圖1所示，其示為SoPCBuilder為本次設(shè)計生成的系統(tǒng)模塊的應(yīng)中對用戶可見的單元電路包括存儲器文件、算術(shù)用實例。邏輯單

5、元(ALU)、與用戶自定義指令邏輯的接口、異?？刂破?、中斷控制器、指令總線、數(shù)據(jù)總線、2網(wǎng)絡(luò)模塊設(shè)計與實現(xiàn)指令及數(shù)據(jù)緩存、緊密耦合存儲器接口電路及SoPC系統(tǒng)設(shè)計流程如圖3所示。設(shè)計者根據(jù)任收稿日期：2012-02-22務(wù)要求決定系統(tǒng)需求，用SoPCBuilder建立自己的14電子器件及應(yīng)用圖1NiosⅡ軟核處理器原理框圖圖2SoPCBuilder生成的系統(tǒng)模塊實例SoPC系統(tǒng)。在硬件方面，建立一個頂層設(shè)計文件，將生成的SoPC系統(tǒng)例化，并設(shè)置引腳分配、時序要求及其它設(shè)計約束，然后編譯硬件設(shè)計并將FP-圖3SoPC系統(tǒng)設(shè)計流程GA設(shè)計下載到

6、目標(biāo)板中。在軟件方面，用NiosⅡ指令緩存。NIOSⅡ/f的最好性能可達(dá)到101MIPS。IDE開發(fā)應(yīng)用軟件，在其中使用NiosⅡ指令仿真器將NIOSⅡ處理器的復(fù)位地址設(shè)置為cfi_flash，其為運行并調(diào)試軟件。之后將可執(zhí)行軟件下載到目標(biāo)非易失存儲器Flash。將NIOSⅡ處理器的異常地址板上的NiosⅡ系統(tǒng)中，在目標(biāo)板上運行調(diào)試軟件，設(shè)置為sdram_0，其為掉電易失的存儲器SDRAM。并對設(shè)計的不足進(jìn)行改進(jìn)。在“JTAGDebugModule”標(biāo)簽下選擇Level1，此2.1硬件模塊設(shè)計時占用邏輯資源最少，為300-400邏輯單元，2

7、個[4]系統(tǒng)選用Altera公司CycloneⅡ系列的M4KRAM塊。EP2C35F672C6，構(gòu)建一個基于NIOSⅡ的SoPC系網(wǎng)絡(luò)模塊選用DAVICOM半導(dǎo)體公司的統(tǒng)。本設(shè)計中，NIOSⅡCPU負(fù)責(zé)網(wǎng)絡(luò)模塊的控DM9000A。DM9000A集成了帶有通用處理器接口制、數(shù)據(jù)的傳輸以及I/O接口等功能，故選用高端的MAC和PHY，支持100Base-T應(yīng)用，帶有auto-NIOSⅡ/f內(nèi)核以滿足所要求的功能，其約占1400-MDIX，支持10Mb/s和100Mb/s的全雙工操作。1800個邏輯單元，3個M4KRAM塊，可以用來增加DM900

8、0A既可支持8位處理器，也可支持16位處理15電子器件及應(yīng)用[5]器接口。DM9000A完全兼容IEEE802.3u規(guī)范，支iRST_N,持IP/TCP/UDP求和檢驗，支持半雙