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《ddrsdram：soc低成本高復(fù)雜度片外存儲器解決方案》由會員上傳分享，免費(fèi)在線閱讀，更多相關(guān)內(nèi)容在行業(yè)資料-天天文庫。
1、DDRSDRAM：SoC低成本高復(fù)雜度片外存儲器解決方案幾乎所有人都知道，用于桌面計算機(jī)和便攜計算機(jī)的DRAM存儲器產(chǎn)品與本白皮書所討論的片外DRAM完全相同。事實(shí)上，全部DRAM產(chǎn)量中的約90%用在計算機(jī)上，其它10%當(dāng)作了系統(tǒng)級芯片（SoC）的片外存儲器來使用，這就象將方木釘打入圓孔一樣地不適合。隨著要求配備與外部存儲器接口的SoC設(shè)計方案的數(shù)量增加，現(xiàn)化化的DDRnSDRAM存儲器接口（DDR、DDR2、DDR3）提供了可靠的供貨能力、高存儲容量、低成本和合理的通道帶寬，但卻存在使用不便的接口以及復(fù)雜控制器方面的問題。面對內(nèi)部DRAM陣
2、列所導(dǎo)致的獨(dú)特指令結(jié)構(gòu)，且要求在設(shè)計方案內(nèi)加入代表當(dāng)前先進(jìn)水平的DRAM接口時，SoC設(shè)計人員就會將這個任務(wù)視為畏途。本口皮書對SDRAM的歷史進(jìn)行了簡短介紹，并探討了實(shí)施DDRn控制器和PHY的設(shè)計考慮要素，并描述了如何采用完整的IP解決方案來幫助加快產(chǎn)品上市周期和降低成本。SDRAM歷史簡介盡管存儲容量上也發(fā)生了令人驚奇的進(jìn)步，但商品DRAM在過去15年來的演化讓接口峰值帶寬以遠(yuǎn)大于2000%的系數(shù)增加（請參見圖1）。雖然任何人都不能違背物理學(xué)的基本規(guī)律而對基本隨機(jī)存取操作的延遲現(xiàn)彖做出類似程度的提升，但通過增加引腳帶寬以及在脈沖猝發(fā)下訪
3、問數(shù)據(jù)的能力，能夠減少一部分存儲器相對于典型處理器對于更高速存儲器帶寬永無止境的需求之間的差距。在這段發(fā)展期內(nèi)，被稱為JC42的美國電子器件工程聯(lián)合委員會（JEDEC）一直是商品DRAM的行業(yè)標(biāo)準(zhǔn)的制訂機(jī)構(gòu)。在1993年下半年,JEDEC發(fā)布了最初的SDRAM標(biāo)準(zhǔn),這個標(biāo)準(zhǔn)最終變成了后來稱為“PC100SDRAM”的標(biāo)準(zhǔn)。通過將SDRAM的時序參數(shù)推到實(shí)際極限時，PC133SDRAM出現(xiàn)了，它將通道頻率增加到了133MHz,數(shù)據(jù)速率增加到了133Mbps。圖1峰值帶寬與DRAM類型對比Peak…峰值帶寬在20世紀(jì)90年代末，JEDEC制訂了一
4、份內(nèi)容扎實(shí)的DRAM發(fā)展路線圖。從1996年起至200（）年6月為止，JEDEC制訂了DDR（雙倍數(shù)據(jù)速率）SDRAM規(guī)格（JESD79）。為了為那些要求更高帶寬的系統(tǒng)提供明顯性能提升，DDRSDRAM在PC100和PC133SDRAM上做出了更顯著的改進(jìn)，包括雙邊沿吋鐘觸發(fā)（d.ka雙倍數(shù)據(jù)速率或DDR吋鐘觸發(fā)）、源同步雙向脈沖（strobe）、SSTL_2低電壓信號，并結(jié)合了內(nèi)部延遲鎖定環(huán)（DLL）。隨后在2003年之前，（JESD79-2）制訂了DDR2SDRAM規(guī)格，提供了高達(dá)800Mb/s的引腳帶寬，是DDRSDRAM的2倍。在DD
5、R和DDR2SDRAM標(biāo)準(zhǔn)制訂過程中，工程師們的焦點(diǎn)更多地放在整體的系統(tǒng)時序預(yù)算上以及一些可以用于解決限制性能關(guān)鍵性問題的領(lǐng)域上。DDR時鐘信號發(fā)生方式是一個廣為認(rèn)可的可提高帶寬的概念，并同時避免采用更高頻率的時鐘（雖然這個概念確實(shí)將更多重點(diǎn)放在對時鐘信號占空比的要求上）。也許，DDR和DDR2SDRAM標(biāo)準(zhǔn)屮最有價值的要素是采納了源同步時鐘信號以及加入了一個片內(nèi)DLL（或同等電路）來消除用于滿足存取吋間規(guī)格的吋鐘插入延遲。2007年6月，JEDEC分布了DDR3SDRAM標(biāo)準(zhǔn)（JESD79-3）。而提供高達(dá)1600Mbps的引腳帶寬要求對D
6、DR2標(biāo)準(zhǔn)做出多項(xiàng)新的改進(jìn)，包括精密輸出驅(qū)動電路以及通過一個外部校準(zhǔn)電阻器提供的ODT阻抗控制方式，還有在控制器內(nèi)采用寫均衡以便配合DIMM所使用的“飛越式（flyby）”布線方式。此外，DDR3標(biāo)準(zhǔn)包含了一個內(nèi)部多用途寄存器，這個寄存器讓DRAM能夠發(fā)送標(biāo)準(zhǔn)數(shù)據(jù)模式至存儲器控制器，這些模式將用于系統(tǒng)校準(zhǔn)用途，例如精密地將數(shù)據(jù)選通信號的發(fā)生時刻調(diào)整到數(shù)據(jù)眼的屮心。保持DRAM的簡潔性，將復(fù)雜部分放在控制器內(nèi)隨著同步DRAM標(biāo)準(zhǔn)化工作的完成，有多項(xiàng)關(guān)鍵性的決定最終導(dǎo)致了DDRnSDRAM存儲器控制器設(shè)計方案的復(fù)雜化。其中第一個決定涉及在DRAM
7、內(nèi)使用片內(nèi)延遲鎖定環(huán)（DLL）oDLL或同等電路事實(shí)上于90年代末期在一些單數(shù)據(jù)速率的SDRAM設(shè)計屮首次出現(xiàn)，目的在于消除時蝕引腳與數(shù)據(jù)輸出緩存器Z間的部分時蝕插入延遲現(xiàn)象。運(yùn)用DLL電路來減少吋鐘規(guī)格（tAC）所規(guī)定的數(shù)據(jù)存取時間能夠顯著地改善時序預(yù)算情況。但是，絕大多數(shù)的DRAM供貨商都能夠生產(chǎn)出性能足夠優(yōu)秀的部件，從而無需使用DLL,因此，那些原來依賴DLL的供貨商也迅速跟上了這個趨勢，修改了自己的設(shè)計，設(shè)法在沒有DLL的情況下滿足要求。在制訂DDRSDRAM標(biāo)準(zhǔn)時，因?yàn)樵贒DRSDRAM所要求使用的時鐘頻率下，時鐘插入延遲屬于不可克
8、服的問題，所以要求在設(shè)計時釆用DLL電路。而在DDRSDRAM內(nèi)加入DLL或等效電路后，就要求在輸出數(shù)據(jù)眼邊沿與輸入時鐘邊沿之間確定一個合理的技術(shù)規(guī)格，所以JEDE
