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《EDA課程設(shè)計--數(shù)字鬧鐘設(shè)計》由會員上傳分享，免費在線閱讀，更多相關(guān)內(nèi)容在學(xué)術(shù)論文-天天文庫。
1、EDA課程設(shè)計設(shè)計項目：數(shù)字鬧鐘設(shè)計專業(yè)：應(yīng)用電子技術(shù)01班設(shè)計組員：20107946葉開詩20107941覃洪波20107938胡玉龍指導(dǎo)教師：吳傳生設(shè)計日期：2012——2013年第一學(xué)期重慶大學(xué)城市科技學(xué)院電氣學(xué)院34鬧鐘系統(tǒng)的設(shè)計與分析一、系統(tǒng)設(shè)計要求二、系統(tǒng)設(shè)計制定的方案三、系統(tǒng)的原理及設(shè)計框圖四、主要VHDL源程序五、系統(tǒng)仿真以及硬件測試六、系統(tǒng)設(shè)計的拓展思路七、七段數(shù)碼管顯示的實圖34一、系統(tǒng)設(shè)計要求設(shè)計一個鬧鐘計時系統(tǒng)，要求能實現(xiàn)以二十四小時進制的時、分、秒的計數(shù)以及鬧鐘的設(shè)定，當鬧鐘設(shè)定的時、分與時鐘跳
2、動的時、分相同時輸出一個信號，促使蜂鳴器發(fā)出響聲的一個綜合計時功能，同時將計時結(jié)果、調(diào)整的時間及顯示時間通過6個七段數(shù)碼管顯示，并且可通過六個設(shè)置鍵，對計時系統(tǒng)的有關(guān)參數(shù)進行調(diào)整。具體系統(tǒng)功能面板如圖1.1所示。圖1.134二、系統(tǒng)設(shè)計制定的方案利用例化語句的形式來編寫各個模塊的程序，包括三大的模塊。1、二十四進制時、分、秒計時模塊①小時跳動模塊②分鐘跳動模塊③秒鐘跳動模塊2、鬧鐘設(shè)定模塊3、鬧鈴模塊4、鬧鐘時鐘選擇顯示模塊三、系統(tǒng)的原理及框圖1、系統(tǒng)的基本原理鬧鐘系統(tǒng)的電路是由一個二十四進制計數(shù)器和兩個六十進制計數(shù)器組
3、成的，能夠分別對時、分、秒進行計時。秒計數(shù)器的計數(shù)時鐘CLK為1Hz的標準信號。當計時到23時59分59秒時，再來一個計數(shù)脈沖，則計數(shù)器清零，重新開始計時。當鬧鐘處于計時狀態(tài)時，秒計數(shù)器的進位輸出信號作為分鐘計數(shù)器的計數(shù)信號，分鐘計數(shù)器的進位輸出信號又作為小時計數(shù)器的計數(shù)信號。時、分、秒的計時結(jié)果通過4個數(shù)碼管來動態(tài)顯示。當鬧鐘處于計時狀態(tài)時，三個計數(shù)器允許計數(shù)；當鬧鐘處于定時狀態(tài)時，可以設(shè)定時和分；當計時到所設(shè)定的時刻時，驅(qū)動揚聲器發(fā)出蜂鳴聲。2、系統(tǒng)設(shè)計框圖34四、主要VHDL源程序以及各個硬件管腳框圖4.1計數(shù)器頂
4、層文件34LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;USEIEEE.STD_LOGIC_UNSIGNED.ALL;ENTITYCLOCKISPORT(EN_S:INSTD_LOGIC;CLK:INSTD_LOGIC;RSET:INSTD_LOGIC;SEL_S:INSTD_LOGIC;ADJ_S:INSTD_LOGIC;HOUR_OUT:OUTSTD_LOGIC_VECTOR(7DOWNTO0);MINITE_OUT:OUTSTD_LOGIC_VECTOR(7DOWNTO0);SECO
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6、OUTSTD_LOGIC_VECTOR(7DOWNTO0);CURRENT_24:OUTSTD_LOGIC_VECTOR(7DOWNTO0);CS_24:OUTSTD_LOGIC_VECTOR(7DOWNTO0));ENDCOMPONENT;COMPONENTMZPORT(CLK:INSTD_LOGIC;RESET:INSTD_LOGIC;CO_60_CA:OUTSTD_LOGIC;COUNT_60:OUTSTD_LOGIC_VECTOR(7DOWNTO0));ENDCOMPONENT;34COMPONENTFZPORT
7、(SEL_S:ININTEGERRANGE0TO5;CLK:INSTD_LOGIC;RESET:INSTD_LOGIC;ADJED:INSTD_LOGIC_VECTOR(7DOWNTO0);CO_60_CA:OUTSTD_LOGIC;COUNT_60:OUTSTD_LOGIC_VECTOR(7DOWNTO0)：CURRENT_60:OUTSTD_LOGIC_VECTOR(7DOWNTO0);CF_60:OUTSTD_LOGIC_VECTOR(7DOWNTO0));ENDCOMPONENT;COMPONENTFTPORT(
8、SEL_BUTTON:INSTD_LOGIC;ADJ_S:INSTD_LOGIC;MIN_TIME:INSTD_LOGIC_VECTOR(7DOWNTO0);ADJED_MIN:OUTSTD_LOGIC_VECTOR(7DOWNTO0);SEL_NUM:OUTINTEGERRANGE0TO5);ENDCOMPONEN
