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《超高頻無(wú)源RFID數(shù)字基帶的設(shè)計(jì)與實(shí)現(xiàn)》由會(huì)員上傳分享，免費(fèi)在線閱讀，更多相關(guān)內(nèi)容在行業(yè)資料-天天文庫(kù)。
1、摘要摘要超高頻無(wú)源射頻識(shí)別(UHFI珂ID)技術(shù)由于其工作距離遠(yuǎn)、信息量大、操作速度快、成本低等優(yōu)勢(shì)，己成為當(dāng)前國(guó)內(nèi)外研究和應(yīng)用的熱點(diǎn)，它也將與各種專業(yè)技術(shù)結(jié)合起來(lái)成為未來(lái)信息社會(huì)建設(shè)的基礎(chǔ)技術(shù)。本文主要基于ISO／IEC18000．6C國(guó)際標(biāo)準(zhǔn)協(xié)議，對(duì)超高頻無(wú)源RFID數(shù)字基帶的設(shè)計(jì)和物理實(shí)現(xiàn)進(jìn)行了研究。在基帶數(shù)據(jù)流程和關(guān)鍵指標(biāo)分析的基礎(chǔ)上，本文提出了新的低功耗數(shù)字基帶架構(gòu)，增加了電源管理模塊來(lái)控制內(nèi)部工作模塊的時(shí)鐘信號(hào)的輸入。在各個(gè)子模塊的設(shè)計(jì)中，采用了一系列速度優(yōu)化和低功耗處理措施，包括乒乓操作、并行CRC校驗(yàn)方案、
2、行波計(jì)數(shù)器的設(shè)計(jì)、多標(biāo)簽防碰撞方案和門控時(shí)鐘的設(shè)計(jì)等等。在數(shù)字基帶的物理實(shí)現(xiàn)中，基于Synopsys提供的Chartered0．351．tm標(biāo)準(zhǔn)單元庫(kù)進(jìn)行了DC綜合和PT靜態(tài)時(shí)序分析，在Astro工具中完成了數(shù)字基帶處理器的物理綜合和數(shù)模版圖整合，并得到了三個(gè)版本的基帶測(cè)試芯片。在物理實(shí)現(xiàn)過(guò)程中，采用了模擬仿真和FPGA驗(yàn)證，并利用PrimePower功耗分析得到基帶處理器在3．3V電壓下的平均功耗為36uw。物理綜合完成后在CadenceVirtuoso中通過(guò)了DRC和LVS驗(yàn)證，完成了MPW流片。最后，對(duì)三個(gè)版本的基帶
3、芯片分別進(jìn)行了測(cè)試，目前測(cè)試的結(jié)果顯示，數(shù)字基帶的功能和功耗基本符合設(shè)計(jì)的要求。所以，本文中數(shù)字基帶的設(shè)計(jì)和物理實(shí)現(xiàn)流程是成功的，為后續(xù)的系統(tǒng)級(jí)測(cè)試和工藝轉(zhuǎn)移奠定了基礎(chǔ)。關(guān)鍵詞：UHFRFIDISO／IECl8000—6C低功耗物理實(shí)現(xiàn)AbstractPassiveUHFRadiofrequencyidentification(RFID)technologyhasbecomeakeytechnologyforitslongoperationrange，largeinformationcapability,hi曲datara
4、teandlowcost．Withthedevelopmentofinformationtechnology,呻RFⅡ)technologywillbeintegratedwithothertechnologiesandbecomeoneofthefundamentaltechnologiesinthefutureinformationsociety．BasedonISO／Ⅱ℃18000．6Cprotoc01．thisthesisfocusesonthelOWpowerdesignandphysicalimplementa
5、tionofUHFRFIDbasebandprocessor．Afteranalyzingthekeyperformanceandthedataflowofbaseband，newbasebandprocessorarchitecturewithpowermanagementunit(PMU)isproposed．WiththehelpofPM[U．clocktoeachmoduleCanbecontrolledaccordingtothestatemachine．Hencetheidlemodulescanbeshutd
6、ownbycuttingOfrtheirclocksource．Eachsubmoduleisoptimizedwithtechniquesoflowpowerandhi曲datarate，suchas‘"ping—pong'’operation，parallelCRC16一checkgenerator,asynchronouscounter,newselectionalgorithm，newclockgatingcircuitandSOOil．Thebasebandprocessorisimplementedbasedo
7、nSynopsys0．35umstandardcelllibrary．WithDCsynthesistool，verilogHDLdesignistranslatedintogatelevelnetlistautomatically．Clockgatingtechnologyisimplementedinthesynthesisprocesstoreducepowerlevel．AfterstatictimeanalyseinPrimetimeandsimulationinNCvefilog,itsphysicalsynt
8、hsishasbeenaccomplishedwithAstro，andthreetestchipshavebeenplanedafterintegratedwiththeanaloglayout。EachchipisverifiedintestbenchandonFPGAplatform．Thepow
