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《論文基于vhdl語言直接測頻法頻率計設計(原創(chuàng))》由會員上傳分享，免費在線閱讀，更多相關內容在工程資料-天天文庫。
1、基于vhdl語言直接測頻法頻率計設計=1—.設計原理頻率計的基本原理是用一個頻率穩(wěn)定度高的頻率源作為基準時鐘，對比測量其他信號的頻率。測頻法就是在確定的閘門時間1;內，記錄被測信號的脈沖個數汕，則被是信號的頻率為ffNZL。通常情況下計算每秒內待測信號的脈沖個數，即閘門時間為1s。閘門時間越長，得到的頻率值就越準確，但閘門吋間越長，則每測一次頻率的間隔就越長。閘門時間越短，測得的頻率值刷新就越快，但測得的頻率精度就受影響。一般取1s作為閘門時間。原理圖：閘門時間t:被測借號:原理圖設計框圖：基準時鐘待測信號產
2、生一秒閘門信號I▼—十進制一?數據:計數器鎖存動態(tài)顯示譯碼設計框圖二.系統(tǒng)分析1?頂層文件。用于集成各個模塊的進程，定義輸入輸出端口。2.控制模塊?？刂剖M制計數器的計數及鎖存器的工作，當計數器停止計數，則鎖存器接收計數器的計數數據。3?計數器。由于需要使用數碼管顯示頻率，所以采用的是十進制可清零、具有使能功能的計數器模塊。4?鎖存模塊。接受七個計數器信號中的四個進行鎖存。5.譯碼顯示模塊。因為每個數碼管有八個段(包括小數點)，所以需要八個段選輸岀，另外有四個位選輸岀控制四位數碼管的亮滅。二.程序設計(1)十
3、進制計數器模塊計數器模塊是對輸入脈沖信號的頻率進行測量，由4個十進制加法器組成，其中EN為計數器選通控制信號，START為計數清零信號。在計數清零信號清零后，當計數使能信號EN有效時，開始對待測信號進行計數。本程序計數使能信號EN的寬度為Is(與閘門信號同寬)，計數結果為待測信號的頻率。(2)4位鎖存器模塊當鎖存信號上升沿到來時，將計數器的計數值鎖存，這樣可由外部的八段譯碼器譯碼并在數碼管上顯示。設置鎖存器的好處是顯示的數據穩(wěn)定。復位后，鎖存器里面的內容將清零。另外程序設定開關S3用于將低四位送鎖存器，當按下
4、時顯示低四位，用于測量大于9999Hz的信號時顯示低四位。(3〉控制模塊根據頻率的定義和測量的基本原理，測量信號的頻率必須有一個脈寬為1秒的對輸入信號脈沖計數允許(EN)的信號，1秒計數結束后，計數值鎖入鎖存器的鎖存信號?？刂颇K的計數使能信號EN能產生一個1秒脈寬的周期信號。當EN為高屯平時，允許計數；低電平時停止計數，并保持其所計的脈沖數。在停止計數期間，首先需要一個鎖存信號CLK的上升沿將計數器在前1秒的計數值鎖存進各鎖存器屮，并由譯碼器譯出并顯示計數值。鎖存信號后必須有一個清零信號START對計數器進
5、行清零，為下一秒鐘的計數操作作準備。(4)譯碼顯示模塊動態(tài)顯示是把所有的數碼管的輸入信號連在一起，這種連接方式有2個優(yōu)點：一是節(jié)約器件的1
