FPGA_三人投票表決器實(shí)驗(yàn)報(bào)告

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1、實(shí)驗(yàn)報(bào)告一．實(shí)驗(yàn)名稱三人投票表決器的實(shí)現(xiàn)二．實(shí)驗(yàn)?zāi)康?）熟練掌握QUARTUSII的操作方法2）了解VHDL程序書寫基本語法規(guī)則3）熟悉原理圖繪制的方法4）學(xué)會(huì)波形仿真驗(yàn)證結(jié)果三．實(shí)驗(yàn)原理設(shè)開關(guān)狀態(tài)0，1代表三人投票情況s1，s2，s3，二極管的亮滅代表投票結(jié)果win，lose。畫卡諾圖（表1）：S1s2s3000111100001010111表格1化簡卡諾圖得:win=s1s2+s2s3+s1s3則：lose=~win四．實(shí)驗(yàn)過程1）創(chuàng)建工程2）新建VHDL文件，輸入程序，結(jié)果見圖表1：圖表11）編譯工程，查看R

2、TL，見圖表2圖表24）創(chuàng)建波形仿真文件，設(shè)置s1,s2,s3的波形，進(jìn)行仿真，查看結(jié)果見圖表3：圖表35）投票表決器除了可以用VHDL語言實(shí)現(xiàn)外還可以用原理圖進(jìn)行實(shí)現(xiàn)，見圖表4：圖表41）用原理圖法的實(shí)現(xiàn)接下來步驟同3）、4）1）引腳分配2）下載到試驗(yàn)箱，看結(jié)果一．實(shí)驗(yàn)總結(jié)注意事項(xiàng)：1）修改完成VHDL文件或原理圖文件后在進(jìn)行下一步之前要對(duì)整個(gè)工程進(jìn)行編譯構(gòu)建2）在波形仿真的時(shí)候選擇好每個(gè)引腳的波形后按波形仿真按鈕而不是編譯按鈕3）在同一個(gè)工程下各個(gè)新建文件必須與工程同名