Verilog 實(shí)現(xiàn)簡(jiǎn)易數(shù)字鐘設(shè)計(jì).doc

《Verilog 實(shí)現(xiàn)簡(jiǎn)易數(shù)字鐘設(shè)計(jì).doc》由會(huì)員上傳分享，免費(fèi)在線閱讀，更多相關(guān)內(nèi)容在行業(yè)資料-天天文庫(kù)。

1、modulely2(clock,sec1,sec2,min1,min2,hou1,hou2);inputclock;outputsec1,sec2,min1,min2,hou1,hou2;reg[5:0]sec,min,hou;regtun,mod;reg[3:0]sec1,sec2,min1,min2,hou1,hou2;wiremt,nt;initialbegintun=1;mod=1;min=0;hou=0;sec=0;sec1=0;sec2=0;min1=0;min2=0;hou1=0;hou2=0;en

2、dalways@(posedgeclock)\clock標(biāo)準(zhǔn)1HZ時(shí)鐘信號(hào)beginif(sec==59)beginsec<=0;\秒為60進(jìn)制計(jì)數(shù)器tun<=1;\每60秒產(chǎn)生一個(gè)進(jìn)位信號(hào)tun。endelsebeginsec<=sec+1;tun<=0;\進(jìn)位信號(hào)置0。endendassignmt=tun;\生成分的控制信號(hào)，always@(posedgemt)beginif(min==59)\分鐘為60進(jìn)制計(jì)數(shù)器beginmin<=0;mod<=1;\每60分產(chǎn)生一個(gè)小時(shí)的進(jìn)位。endelse

3、beginmin<=min+1;mod<=0;\分鐘向小時(shí)的進(jìn)位信號(hào)置0。endendassignnt=mod;\生成時(shí)的控制信號(hào)，always@(posedgent)beginif(hou==23)\小時(shí)為24進(jìn)制計(jì)數(shù)器hou<=0;elsehou<=hou+1;endalways@(sec)beginsec1<=sec%10;\sec1為秒個(gè)位sec2<=sec/10;\sec2為秒十位endalways@(min)beginmin1<=min%10;\min1為分個(gè)位min2<=min/10;

4、min2為分十位endalways@(hou)beginhou1<=hou%10;\hou1為時(shí)個(gè)位hou2<=hou/10;\hou2為時(shí)十位endendmodule