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《基于VerilogHDL設(shè)計的數(shù)字時鐘.doc》由會員上傳分享，免費(fèi)在線閱讀，更多相關(guān)內(nèi)容在教育資源-天天文庫。
1、.深圳大學(xué)考試答題紙(以論文、報告等形式考核專用)二○18～二○19學(xué)年度第一學(xué)期課程編號1602080001課程名稱硬件描述語言與邏輯綜合主講教師劉春平評分學(xué)號姓名李思豪專業(yè)年級電子科學(xué)與技術(shù)16級1班教師評語：題目：基于VerilogHDL設(shè)計的數(shù)字時鐘摘要：本文利用VerilogHDL語言自頂向下的設(shè)計方法設(shè)計多功能數(shù)字鐘，突出了其作為硬件描述語言的良好的可讀性、可移植性和易理解等優(yōu)點，并通過AlteraQuartusⅡ6.0和cyclnoeIIEP2C35F672C6完成綜合、仿真。此程序通過下載到FPGA芯片后，可應(yīng)用于實際的數(shù)字鐘顯示中關(guān)鍵詞：Veri
2、logHDL；硬件描述語言；FPGA..目錄一、實驗任務(wù)3實驗?zāi)康?實驗要求3二、設(shè)計思路3三、實驗結(jié)果10四、總結(jié)與收獲14..一、實驗任務(wù)實驗?zāi)康?.深入了解基于quartusii工具的復(fù)雜時序邏輯電路的設(shè)計。2.理解并熟練利用EDA工具進(jìn)行綜合設(shè)計。3.熟練掌握芯片燒錄的流程及步驟。4.掌握VerilogHDL語言的語法規(guī)范及時序電路描述方法。實驗要求設(shè)計一個帶秒表功能的24小時數(shù)字鐘，它包括以下幾個組成部分：①顯示屏，由6個七段數(shù)碼管組成，用于顯示當(dāng)前時間(時：分，秒)或設(shè)置的秒表時間；②復(fù)位鍵復(fù)位所有顯示和計數(shù)③設(shè)置鍵，用于確定新的時間設(shè)置，三個消抖按鍵
3、分別用于時分秒的設(shè)置④秒表鍵，用于切換成秒表功能基本要求(1)計時功能：這是本計時器設(shè)計的基本功能，每隔一秒計時一次，并在顯示屏上顯示當(dāng)前時間。(2)秒表功能：設(shè)置時間，進(jìn)行倒計時功能(3)設(shè)置新的計時器時間：按下設(shè)置鍵后，用戶能通過時分秒三個消抖按鍵對時間進(jìn)行設(shè)置。二、設(shè)計思路1、總原理框圖：..原理如上圖所示，時鐘由分頻器模塊，數(shù)碼管顯示模塊，計時器模塊三個模塊構(gòu)成，每個模塊實現(xiàn)如下的不同功能，最后通過在頂層模塊的調(diào)用，來實現(xiàn)時鐘功能。2.頂層模塊：頂層模塊調(diào)用三個字模塊，并且定義輸入輸出口，代碼輸入所示：modulemyclock2(daojishi,sto
4、p,clk,reset,shi,fen,miao,miaoout1,miaoout2,fenout1,fenout2,shiout1,shiout2);inputclk,reset,stop,shi,fen,miao,daojishi;output[6:0]miaoout1,miaoout2,fenout1,fenout2,shiout1,shiout2;wire[3:0]miao1,miao2,fen1,fen2,shi1,shi2;wireclk_1hz;divider_1HZdivider1hz(clk_1hz,reset,clk);countcount1(
5、daojishi,shi,fen,miao,stop,miao1,miao2,fen1,fen2,shi1,shi2,reset,clk_1hz);decode4_7d0(miaoout1,miao1);decode4_7d1(miaoout2,miao2);decode4_7d2(fenout1,fen1);decode4_7d3(fenout2,fen2);decode4_7d4(shiout1,shi1);decode4_7d5(shiout2,shi2);endmodule輸入輸出端口類型功能表：引腳名類型功能daojishiinput秒表倒計時模式sto
6、pinput暫停按鍵clkinput晶振脈沖resetinput復(fù)位按鍵shiinput小時調(diào)節(jié)按鍵feninput分鐘調(diào)節(jié)按鍵miaoinput秒調(diào)節(jié)按鍵miaoout1output秒個位數(shù)碼管輸出miaoout2output秒十位數(shù)碼管輸出fenout1output分個位數(shù)碼管輸出fenout2output分十位數(shù)碼管輸出shiout1output時個位數(shù)碼管輸出shiout2output時十位數(shù)碼管輸出三個子模塊的原理和代碼：（1）分頻模塊：..分頻模塊的作用主要是要獲得各種頻率的時鐘信號。輸入信號27MHZ的信號，要想獲得1HZ的信號作為秒脈沖計時，則要對
7、27MHZ信號分頻。通過計數(shù)的方式，當(dāng)計數(shù)從0開始到13999999時，1HZ信號取反一次，計數(shù)又從0開始，如此循環(huán)，就可以得到1HZ脈沖信號。對于其他信號也是如此，只是計數(shù)值不一樣，得到的分頻信號不同。模塊代碼如下：moduledivider_1HZ(clk_1hz,reset,clk);outputclk_1hz;inputreset,clk;regclk_1hz;reg[23:0]count;always@(posedgeclk)beginif(reset)begincount<=0;clk_1hz<=0;endelsebeginif(count==1349
8、9999)
