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《數(shù)字電路與邏輯設(shè)計—第5章觸發(fā)器ppt課件.ppt》由會員上傳分享，免費在線閱讀，更多相關(guān)內(nèi)容在教育資源-天天文庫。
1、第5章觸發(fā)器觸發(fā)器(Flip-Flop)是一種具有記憶功能、可以存儲二進制信息的雙穩(wěn)態(tài)電路，是組成時序邏輯電路的基本單元，也是最基本的時序電路。本章內(nèi)容25.1輸出反饋電路5.2基本RS觸發(fā)器5.3鐘控觸發(fā)器5.4觸發(fā)器的應(yīng)用5.5寄存器和移位寄存器5.1輸出反饋電路輸出反饋電路[例5.1.1]設(shè)計一個兩輸入(X和Y)和單輸出(Z)的電路，使電路具有三種功能：清零功能(Zn+1=0)、置位功能(Zn+1=1)和保持功能(Zn+1=Zn)。解：假定當X=0時清零，當X=1且Y=0時置位，當X=1且Y=1時保持。按照該假設(shè)列出真值表，該真值表的輸入項除了X和Y，還有Zn，輸出項
2、為Zn+1。4XYZnZn+10××010×111001111輸出反饋電路邏輯電路圖Verilog描述moduletest(X,Y,Z);inputX,Y;outputZ;assignZ=X&(~Y
3、Z);endmodule55.2基本RS觸發(fā)器基本RS觸發(fā)器邏輯電路與符號狀態(tài)7RDSDQnQnQn+1Qn+101××0110××1011××QnQn00禁止出現(xiàn)，約束條件為RD+SD=1復(fù)位置位保持狀態(tài)轉(zhuǎn)移真值表(狀態(tài)表)8基本RS觸發(fā)器RDSDQQn+1000×01101001001×1011010011111100特征方程狀態(tài)轉(zhuǎn)移圖(狀態(tài)圖)與激勵表波形圖9基本RS觸發(fā)
4、器Q→Qn+1RDSD00×101101001111×基本RS觸發(fā)器邏輯電路與符號105.3鐘控觸發(fā)器邏輯電路與符號特征方程12鐘控RS觸發(fā)器—電平觸發(fā)型狀態(tài)圖狀態(tài)表波形圖13鐘控RS觸發(fā)器—電平觸發(fā)型CPRSQn+10××Q100Q10111100111×邏輯電路與符號特征方程14鐘控D觸發(fā)器—電平觸發(fā)型狀態(tài)圖狀態(tài)表波形圖15鐘控D觸發(fā)器—電平觸發(fā)型CPDQn+10×Q100111鐘控D觸發(fā)器的Verilog描述為moduleDFF(CP,D,Q);inputCP,D;outputQ;regQ;always@(CP)Q<=D;//特征方程Qn+1=Dendmodule16
5、鐘控D觸發(fā)器—電平觸發(fā)型邏輯電路與符號特征方程17鐘控JK觸發(fā)器—電平觸發(fā)型狀態(tài)圖狀態(tài)表波形圖18鐘控JK觸發(fā)器—電平觸發(fā)型CPJKQn+10××Q100Q10101101111Q邏輯電路與符號特征方程19鐘控T觸發(fā)器—電平觸發(fā)型狀態(tài)圖狀態(tài)表波形圖20鐘控T觸發(fā)器—電平觸發(fā)型CPTQn+10×Q10Q11Q邊沿觸發(fā)器電平觸發(fā)方式中的空翻現(xiàn)象邊沿觸發(fā)器僅在約定的電平邊沿(上升沿或下降沿)到達時才可能發(fā)生狀態(tài)變化，并且次態(tài)僅由該邊沿變化瞬間的輸入和狀態(tài)決定；在非約定的邊沿和電平期間，輸入信號的變化不會引起狀態(tài)的變化。邊沿D觸發(fā)器符號21DFF的Verilog描述moduleDF
6、F(CP,Rd,Sd,D,Q);inputCP,Rd,Sd,D;outputQ;regQ;always@(posedgeCPornegedgeRdornegedgeSd)if(!Rd)Q<=1'd0;elseif(!Sd)Q<=1'd1;elseQ<=D;endmodule異步方式的波形圖22復(fù)位和置位的異步方式DFF的Verilog描述moduleDFF(CP,Rd,Sd,D,Q);inputCP,Rd,Sd,D;outputQ;regQ;always@(posedgeCP)if(!Rd)Q<=1'd0;elseif(!Sd)Q<=1'd1;elseQ<=D;endmod
7、ule同步方式的波形圖23復(fù)位和置位的同步方式第5章作業(yè)(1)[復(fù)習]掌握基本RS觸發(fā)器、鐘控電平觸發(fā)器(RS、D、JK、T)以及邊沿觸發(fā)器的邏輯電路與符號、特征方程、狀態(tài)圖、狀態(tài)表和工作波形圖。1.由或非門構(gòu)成的觸發(fā)器電路如下所示，試分別寫出觸發(fā)器輸出Q的下一狀態(tài)方程，圖中也給出了a、b、c的波形，設(shè)觸發(fā)器的初始狀態(tài)為1，試畫出輸出Q的波形。242.設(shè)下圖中各觸發(fā)器的輸出初始狀態(tài)皆為0，試寫出下一狀態(tài)方程，并畫出在CP的作用下各觸發(fā)器Q端的波形。25第5章作業(yè)(1)5.4觸發(fā)器的應(yīng)用應(yīng)用示例[例5.4.1]設(shè)計二分頻電路：電路有一個輸入時鐘和一個輸出時鐘，輸出時鐘的周期是
8、輸入時鐘的二倍，如下圖所示。采用D觸發(fā)器進行電路設(shè)計。解：從波形可知：①輸出F每次變化都在CP的上升沿；②在CP上升沿的前后，F(xiàn)值是非的關(guān)系，即Fn+1=F，即當CP從低電平向高電平變化一次時，F(xiàn)取反一次。27應(yīng)用示例將CP連接上升沿D觸發(fā)器的時鐘輸入端，F(xiàn)連接該觸發(fā)器的狀態(tài)輸出端，其次態(tài)為Fn+1=F，其激勵方程為D=F。邏輯電路圖為28應(yīng)用示例[例5.4.2]兩個帶異步清零和置位端的上升沿D觸發(fā)器構(gòu)成如下圖所示的電路，試畫出波形圖，說明功能，并給出Verilog描述。解：觸發(fā)器的復(fù)位端Rd參與控制，將Rd=0時
