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《寬帶無線接入網(wǎng)中的rs編譯碼硬件解決方案》由會員上傳分享，免費在線閱讀，更多相關內(nèi)容在應用文檔-天天文庫。
1、寬帶無線接入網(wǎng)中的RS編譯碼硬件解決方案～教育資源庫一、引言 差錯控制技術對提高通信系統(tǒng)的可靠性有重要作用。RS碼具有很強的糾錯能力，既可以糾隨機錯，又可以糾突發(fā)錯，在通信系統(tǒng)中應用廣泛。RS的編碼方案相對簡單，在此不贅述，僅在最后的測試過程中給出測試結(jié)果。但RS碼的解碼復雜度高，數(shù)學運算量大，國內(nèi)的硬件及軟件解碼方案大多不能滿足高速率的傳輸需求，一般適用于10MHz以下。本文基于歐氏算法(EuclideanAlgorithm)和IDFT相結(jié)合的RS解碼方案利用FPGA芯片實現(xiàn)了GF（２８）上符號速率為32.5 MHz的流
2、式解碼方案,最大延時為640 ns，參數(shù)可以根據(jù)需要靈活設置。 二、RS碼的結(jié)構 對于碼長為Ｎ＝q-1，生成多項式為g(x)=(x，αi∈ＧＦ（q)的RS碼有最小碼距δ＝２t+1，能夠糾正t個隨機或突發(fā)錯誤?！ ″e，當符號速率為50 MHz時，可以在信道誤比特率為１０－３情況下，把誤碼率改善為１０－７以下。 三、歐氏算法與IDFT結(jié)合的RS碼譯碼方案 RS碼是BCH碼的子類。RS譯碼算法一般分為3步：伴隨式的計算、關鍵方程的獲得和錯誤圖樣的求解。如何由伴隨式計算差錯定位多項式是
3、RS譯碼中最困難和最關鍵的一步?！ ÷?lián)接多項式的求解方法很多，但歐氏算法數(shù)據(jù)存儲量少，控制簡捷；通過VC仿真也證明適合于硬件實現(xiàn)，因而曾被美CCSDS機構推薦使用。采用歐氏算法獲取聯(lián)接多項式，所需時間與錯誤個數(shù)成正比，而通常出現(xiàn)多個錯誤的概率遠遠低于少個錯誤，因此從時間上考慮，采用歐氏算法是較好的選擇?！ ≡讷@得關鍵方程以后，利用頻域的處理方法，采用最短線性移存器的綜合和IDFT變換的方法進行錯誤值的求解，邏輯單元簡單，耗時少。雖然在IDFT時需要較多的資源，但對ＧＦ（２n)來說，當n＜１０的情況下，變換域譯碼器要比時域譯碼
4、器簡單得多［２］?！ ∫蚨谡n題中采用了Euclidean算法和頻域處理相結(jié)合的方法，獲得了較好的效果。Euclidean算法［３］步驟如下： (2)按所列方法進行迭代 四、RS譯碼在FPGA上的實現(xiàn) 有限域乘法器和控制邏輯的設計在上述3個步驟中最為重要：有限域的運算速度是制約譯碼速度快慢的瓶頸，控制邏輯決定了譯碼的流程。硬件電路的軟件開發(fā)工具給設計復雜電路提供了簡捷的思路。本系統(tǒng)采用了QUARTUS與第三方軟件相結(jié)合的方法，用VHDL語言設計了大部分功能模塊。特別是在乘法器設計中，乘數(shù)確定、被乘數(shù)不定的乘法器
5、以及乘數(shù)、被乘數(shù)均不定的有限域乘法器，經(jīng)邏輯綜合和優(yōu)化設計后，運算速度可分別在6.8ns和11.6ns內(nèi)完成，完全可以滿足系統(tǒng)符號速率50MHz的要求。 1伴隨式Ｓ０，Ｓ１，，Ｓ２t－１的求解 令r１，r２，，rn為接收到的RS碼字，考慮到RS系統(tǒng)碼監(jiān)督矩陣的性質(zhì)有： 由此可構造出乘法電路，如圖1所示。 利用此簡單的邏輯電路即可實現(xiàn)伴隨式的計算，保證了接收碼字在輸入結(jié)束(小于3ns）時，即可獲得伴隨式。當Ｓ０，Ｓ１，，Ｓ２t-1均為0時，譯碼結(jié)束，給出標志。否則，啟動步驟２； 2．利用伴隨式計算差錯
6、定位多項式 在獲得伴隨式的基礎上，可求解錯誤定位多項式： 求解過程如圖2所示。 從圖2可以看出，當伴隨式計算完畢后，在時鐘上升沿送入控制單元2，使除數(shù)多項式寄存器初始化，同時控制單元1將被除數(shù)多項式寄存器初始化為x２t。控制單元1在時鐘的驅(qū)動下，控制被除數(shù)多項式寄存器進行數(shù)據(jù)的更迭?？刂茊卧?在時鐘的驅(qū)動下控制除數(shù)多項式寄存器進行數(shù)據(jù)的代換。對輸出的商多項式利用迭代得出關鍵方程。當輸出的余式次數(shù)低于t=8時，計算結(jié)束，啟動步驟3；同時，全系統(tǒng)清零，準備下一個過程的開始。 此種設計僅需2組寄存器和一組除法
7、運算單元，資源耗費較少?？驁D中采用的并行算法和梯形拓撲結(jié)構保證了歐氏算法的速度。當t≤8時，每增加一個錯誤位置，耗費時間將增加80ns。不過，由于少數(shù)錯誤出現(xiàn)的概率遠遠大于多個錯誤的概率，耗時與錯誤多少成正比的特性正是我們所期望的?！ 撝赋觯到y(tǒng)速度的進一步提高受到求逆運算速度的限制，求逆運算沒有明確的數(shù)學結(jié)構，通常采用查表的方法，這是制約速度提高的瓶頸。但針對流式譯碼，上述結(jié)構已能滿足要求。 3.利用最短線性移存器綜合和IDFT變換獲取錯誤圖樣 硬件實現(xiàn)框圖見圖3。用Ｓt-1，Ｓt-2，，Ｓ１，Ｓ０和&sig
8、ma;(x)經(jīng)循環(huán)迭代產(chǎn)生Ｓ０，，Ｓt,St+１，，Ｓn-2，Ｓn-1，即S序列，由此計算產(chǎn)生的Ｓt與經(jīng)第一級伴隨式電路12下一頁友情提醒：，特別！產(chǎn)生的St進行比較，兩者相等表示歐氏算法獲得的σ(x)是正確的，此時Flag輸出標志位0；不等則表示譯碼錯誤，輸出
