基于fpga的小數(shù)分頻器設(shè)計(jì)

《基于fpga的小數(shù)分頻器設(shè)計(jì)》由會(huì)員上傳分享，免費(fèi)在線閱讀，更多相關(guān)內(nèi)容在行業(yè)資料-天天文庫(kù)。

1、揚(yáng)州大學(xué)本科生畢業(yè)設(shè)計(jì)第1章本課題內(nèi)容1課題目的頻率合成技術(shù)是現(xiàn)代通訊系統(tǒng)的重要組成部分，是對(duì)一個(gè)高精度和高穩(wěn)定度的基準(zhǔn)頻率進(jìn)行加、減、乘、除四則運(yùn)算，產(chǎn)生具有同樣穩(wěn)定度和基準(zhǔn)度的頻率。分頻器是數(shù)字邏輯電路設(shè)計(jì)中經(jīng)常使用的一個(gè)基本電路。通常，整數(shù)分頻可以很容易地用計(jì)數(shù)器或狀態(tài)機(jī)來(lái)實(shí)現(xiàn)。但在某些場(chǎng)合下，時(shí)鐘源與所需要的頻率并不成整數(shù)關(guān)系，此時(shí)便需要采用小數(shù)分頻器進(jìn)行分頻。一般來(lái)說(shuō)，小數(shù)分頻電路可以分為半整數(shù)分頻電路和非半整數(shù)分頻電路兩類。對(duì)于小數(shù)分頻的FPGA設(shè)計(jì)，目前廣泛采用的方法是雙模前置小數(shù)

2、分頻，以及一種由雙模前置小數(shù)分頻改進(jìn)而得到的小數(shù)分頻——用一個(gè)半整數(shù)分頻器和一個(gè)整數(shù)分頻器代替雙模前置小數(shù)分頻中的兩個(gè)整數(shù)分頻器。雖然這兩種方案輸出時(shí)鐘的占空比誤差和抖動(dòng)性能方面有所差別，但其工作原理卻是一致的。雙模前置小數(shù)分頻器在理論上可以實(shí)現(xiàn)任意小數(shù)分頻。但在實(shí)際的電路設(shè)計(jì)中，不可能真正實(shí)現(xiàn)任意小數(shù)分頻。小數(shù)分頻器的精度受控制計(jì)數(shù)器的影響，而控制計(jì)數(shù)器的設(shè)計(jì)會(huì)受硬件資源的限制，盡管FPGA有相當(dāng)豐富的硬件資源。另外，基于FPGA實(shí)現(xiàn)的雙模前置小數(shù)分頻器在兩個(gè)整數(shù)分頻時(shí)鐘之間的切換點(diǎn)上，有時(shí)候

3、會(huì)出現(xiàn)毛刺，而時(shí)鐘是不應(yīng)該有毛刺存在的。此時(shí)，就要結(jié)合脈沖刪除技術(shù)，設(shè)計(jì)出一種可以進(jìn)行任意小數(shù)分頻且不會(huì)出現(xiàn)毛刺的小數(shù)分頻方案，并通過(guò)編程實(shí)現(xiàn)。本文利用VHDL硬件描述語(yǔ)言的設(shè)計(jì)方式，通過(guò)MAXPLUSII開(kāi)發(fā)平臺(tái)，使用Altera公司的FPGA器件，設(shè)計(jì)并實(shí)現(xiàn)了一種不同占空比的任意小數(shù)分頻器。2小數(shù)分頻的基本原理假設(shè)時(shí)鐘源的頻率為f0，期望得到的頻率為f1，則其分頻比X為：X=（式1-1）其中，X>1。若M

4、N2均為整數(shù)。當(dāng)N1和N2取不同的正整數(shù)時(shí)，從可以得到任意一個(gè)小數(shù)，就可以從理論上實(shí)現(xiàn)任意小數(shù)分頻比的分頻。由于0，（ai=0，1），所以從工程的角度可以進(jìn)一步構(gòu)造出下列關(guān)系：=（式1-3）式1-3有明確的物理意義，它的右邊實(shí)際上是個(gè)多位累加器。例如，要把13MHz的時(shí)鐘信號(hào)分頻為8MHz的時(shí)鐘信號(hào)，則==0.625，a1=1，a2=0，a3=1。顯然，當(dāng)分頻比X為無(wú)限小數(shù)時(shí)，例如把13MHz的時(shí)鐘信號(hào)分頻為11MHz的時(shí)鐘信號(hào)時(shí)，x=1.18181818…，此時(shí)，盡管在理論上可以設(shè)計(jì)這樣的多位

5、累加器，但在實(shí)際電路中卻是不可實(shí)現(xiàn)的。因此，實(shí)際所設(shè)計(jì)的小數(shù)分頻器的分頻比，有時(shí)候與實(shí)際期望得到的分頻比存在一個(gè)微小的偏差；當(dāng)分頻器長(zhǎng)時(shí)間工作，就會(huì)導(dǎo)致累計(jì)誤差。利用脈沖刪除電路，有規(guī)律地刪除時(shí)鐘源中的一些脈沖，從而實(shí)現(xiàn)平均意義上的小數(shù)分頻。在硬件電路的設(shè)計(jì)過(guò)程中，利用脈沖刪除電路，就不會(huì)出現(xiàn)上述競(jìng)爭(zhēng)冒險(xiǎn)和毛刺的問(wèn)題，而且可以很容易地用硬件實(shí)現(xiàn)任意小數(shù)分頻。吞脈沖原理：吞脈沖電路通過(guò)小數(shù)分頻器實(shí)現(xiàn)吞食脈沖的功能。在脈沖傳輸信道上增加一個(gè)脈沖刪除控制器，脈沖刪除器在適當(dāng)?shù)臅r(shí)候吞掉一個(gè)脈沖，脈沖刪除

6、時(shí)機(jī)的選擇受脈沖刪除控制器的控制。圖1.1給出了脈沖刪除電路原理。該電路主要由三部分組成：n倍頻計(jì)數(shù)累加器、余數(shù)發(fā)生器和脈沖刪除控制器。40揚(yáng)州大學(xué)本科生畢業(yè)設(shè)計(jì)輸出脈沖溢出脈沖n倍計(jì)數(shù)累加器余數(shù)發(fā)生器脈沖刪除控制器步進(jìn)預(yù)置基頻fr圖1.1脈沖刪除原理電路工作原理：首先設(shè)置n倍頻計(jì)數(shù)累加器的模m，在輸入基頻fr的作用下，每來(lái)一個(gè)基頻脈沖fr，n倍頻計(jì)數(shù)累加器就加n。當(dāng)計(jì)數(shù)值大于計(jì)數(shù)器的模m時(shí)，就產(chǎn)生一個(gè)刪除脈沖，并傳送給脈沖刪除控制器。從而實(shí)現(xiàn)了脈沖刪除。設(shè)有一個(gè)5MHz時(shí)鐘源，但電路中需要產(chǎn)生

7、一個(gè)2MHz的時(shí)鐘信號(hào)，由于分頻比為2.5,因此整數(shù)分頻器將不能勝任。采用可變成邏輯器件實(shí)現(xiàn)分頻系數(shù)為2.5的分頻器，可采用以下方法：設(shè)計(jì)一個(gè)模3的計(jì)數(shù)器，再設(shè)計(jì)一個(gè)扣除脈沖電路，加在模3計(jì)數(shù)器輸出之后，每來(lái)兩個(gè)脈沖就扣除一個(gè)脈沖，就可以得到分頻系數(shù)為2.5的小數(shù)分頻器。采用類似的方法，可以設(shè)計(jì)分頻系數(shù)為任意半整數(shù)的分頻器。小數(shù)分頻的基本原理是：采用脈沖吞吐計(jì)數(shù)，設(shè)計(jì)兩個(gè)不同的分頻比的整數(shù)分頻器，通過(guò)控制單位時(shí)間內(nèi)兩種分頻比出現(xiàn)的不同次數(shù)，從而獲得所需的小數(shù)分頻值。例如，設(shè)計(jì)一個(gè)分頻系數(shù)為8.7

8、的分頻器，可以將分頻器設(shè)計(jì)成3次8分頻，7次9分頻，這樣總的分頻值為：從這種實(shí)現(xiàn)方法的特點(diǎn)可以看出，由于分頻器的分頻值在不斷改變，因此分頻后得到的信號(hào)抖動(dòng)大。當(dāng)分頻系數(shù)為（N為整數(shù)）時(shí)，可控制扣除脈沖的時(shí)間，使輸入為一個(gè)穩(wěn)定的脈沖頻率，而不是一次N分頻，一次N-1分頻。3本課題實(shí)現(xiàn)方法40揚(yáng)州大學(xué)本科生畢業(yè)設(shè)計(jì)本課題以CPLD/FPGA作為可編程ASIC器件。其電路可由一個(gè)模N計(jì)數(shù)器、二分頻器和一個(gè)異或門(mén)組成。如圖1.2所示。異或門(mén)模N計(jì)數(shù)器2分頻器圖1.2通用半整數(shù)分頻器電路組成最后結(jié)果可通過(guò)