基于DSP Builder數(shù)字信號(hào)處理課程設(shè)計(jì)

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1、上海電力學(xué)院基于DSPBuilder數(shù)字信號(hào)處理課程設(shè)計(jì)實(shí)驗(yàn)名稱：AM調(diào)制FM調(diào)制及DDS信號(hào)專業(yè)：通信工程姓名：　班級(jí)：學(xué)號(hào)：13一、設(shè)計(jì)目的通過(guò)本次課程設(shè)計(jì)，鞏固已學(xué)數(shù)字電路與邏輯設(shè)計(jì)的理論知識(shí)，掌握數(shù)字信號(hào)處理方法，引導(dǎo)學(xué)生從功能設(shè)計(jì)轉(zhuǎn)向系統(tǒng)設(shè)計(jì)，掌握由現(xiàn)場(chǎng)可編程邏輯器件實(shí)現(xiàn)數(shù)字信號(hào)處理的方法，掌握現(xiàn)場(chǎng)可編程邏輯器件的應(yīng)用設(shè)計(jì)，從而拓寬數(shù)字技術(shù)及處理的知識(shí)和設(shè)計(jì)能力，提高學(xué)生動(dòng)手能力，培養(yǎng)學(xué)生分析問(wèn)題與解決問(wèn)題的能力。二、設(shè)計(jì)內(nèi)容本設(shè)計(jì)利用FPGA開(kāi)發(fā)軟件QuartusII，DSPBUILDER，MATLAB，設(shè)計(jì)實(shí)現(xiàn)各類波形信號(hào)

2、的發(fā)生電路，如AM調(diào)制、FM調(diào)制、DDS控制等，進(jìn)行引腳鎖定、全編譯通過(guò)后，完成FPGA器件CycloneII的配置工作，并在MatlabSimulink中使用Scope顯示仿真結(jié)果，在DE2開(kāi)發(fā)板上下載并通過(guò)七段數(shù)碼管，顯示波形情況。三、設(shè)計(jì)要求1.獨(dú)立完成AM調(diào)制、FM調(diào)制、DDS控制電路的設(shè)計(jì)、譯碼顯示電路的設(shè)計(jì)。2.熟悉QuartusII，DSPBUILDER，MATLAB環(huán)境下系統(tǒng)開(kāi)發(fā)設(shè)計(jì)流程。3.在DE2上驗(yàn)證設(shè)計(jì)結(jié)果，并認(rèn)真寫出設(shè)計(jì)報(bào)告。四、設(shè)計(jì)原理及步驟（一）.AM調(diào)制的設(shè)計(jì)AM幅度調(diào)制函數(shù)信號(hào)可以用式來(lái)表述，其中，、、

3、分別是被調(diào)制的載波信號(hào)，需要被調(diào)制的信號(hào)和調(diào)制后AM的輸出信號(hào)，它們都是有符號(hào)數(shù)，m是調(diào)制度，。s（t）=m（t）*sin（t）其中m（t）是1或者是0，sin（t）是載波觀察s（t）如果有波形輸入的是1沒(méi)波形是0。13基于DSPBuilder的數(shù)字的AM系統(tǒng)如下圖所示元器件的主要參數(shù)設(shè)定在這里省略介紹仿真如下圖所示：通過(guò)matlab轉(zhuǎn)化成VHDL語(yǔ)言通過(guò)Quartus2并下到板上驗(yàn)證，在這里需要添加幾個(gè)模塊一是分頻器因?yàn)槲覀兙д耦l率較高反映在數(shù)碼管上分辨不出所以叫頻率降低，二是把8位的二進(jìn)制傳化成三位的十進(jìn)制數(shù)，三是把十進(jìn)制的數(shù)顯示在

4、數(shù)碼管上；最后通過(guò)引腳分配輸入端口有時(shí)鐘clock、使能端sw，一個(gè)數(shù)字輸入撥碼開(kāi)光，輸出有四個(gè)數(shù)碼管顯示。13通過(guò)圖形編輯法最終的實(shí)現(xiàn)電路為下圖所示：Rom中的mif表格：13分配引腳：波形仿真：13下載到板上進(jìn)行驗(yàn)證:可以看到的數(shù)碼管的數(shù)字在以不同的值在跳動(dòng)，調(diào)制前的數(shù)據(jù)沒(méi)有變，調(diào)制后的數(shù)據(jù)和0交替跳動(dòng)，因?yàn)檩斎氲臄?shù)字信號(hào)是1和1交替變化的，因此出現(xiàn)了這樣的結(jié)果。（二）．DDS控制電路的設(shè)計(jì)DDS，即直接數(shù)字合成器，是采用數(shù)字技術(shù)的一種新型頻率合成技術(shù)，他通過(guò)控制頻率、相位增量的步長(zhǎng)，產(chǎn)生各種不同頻率的信號(hào)。它的優(yōu)點(diǎn)在于：有較高的頻

5、率分辨率；可以實(shí)現(xiàn)快速的頻率切換；在頻率改變時(shí)能夠保持相位的連續(xù)；很容易實(shí)現(xiàn)頻率、相位和幅度的數(shù)控調(diào)制等。目前可采用專用芯片或可編程邏輯芯片實(shí)現(xiàn)DDS，專用的DDS芯片產(chǎn)生的信號(hào)波形、功能和控制方式固定，常不能滿足具體需要。FPGA具有器件規(guī)模大、工作速度快及可編程的硬件特點(diǎn)，并且開(kāi)發(fā)周期短，易于升級(jí)，因?yàn)榉浅＿m合用于實(shí)現(xiàn)DDS。?DDS（直接數(shù)值合成器）信號(hào)發(fā)生器，通過(guò)不同的頻率控制字產(chǎn)生各種不同頻率的信號(hào)。主要由16位加法器、16位寄存器正弦波形數(shù)據(jù)查找表（LUT）、頻率控制字組成，并且其輸出計(jì)算波形為：。2.1DDS原理：DDS的

6、結(jié)構(gòu)原理圖如圖2.1所示，DDS以數(shù)控振蕩器的方式，產(chǎn)生頻率、相位和幅度可控的正弦波。電路包括了相位累加器、相位調(diào)制器、正弦ROM查找表、基準(zhǔn)時(shí)鐘源等組成。其中前三者是DDS結(jié)構(gòu)中的數(shù)字部分，具有數(shù)字控制頻率合成的功能。13基準(zhǔn)時(shí)鐘相位字輸入頻率字輸入相位累加器正弦ROM查找表相位調(diào)制器D/A圖2.1基本DDS結(jié)構(gòu)框圖如圖2.1所示，DDS系統(tǒng)的核心是相位累加器，完成相位累加過(guò)程。在基準(zhǔn)時(shí)鐘的控制下，頻率控制字由累加器累加，以得到相應(yīng)的相位數(shù)據(jù)，相位調(diào)制器接收相位累加器的相位輸出，主要用于信號(hào)的相位調(diào)制，其輸出的數(shù)據(jù)作為取樣地址來(lái)尋址正

7、弦ROM查找表，完成相位-幅度變換，輸出不同的幅度編碼；再經(jīng)過(guò)D/A轉(zhuǎn)換器得到相應(yīng)的階梯波；最后經(jīng)低通濾波器對(duì)階梯進(jìn)行平滑處理，即可得到由頻率控制字決定的連續(xù)變換輸出的正弦波。由以上原理可以得到DDS的輸出頻率，式中，是頻率的控制字，它與系統(tǒng)時(shí)鐘頻率呈正比；是系統(tǒng)基準(zhǔn)時(shí)鐘的頻率值；是相位累加器數(shù)據(jù)位寬，也是頻率輸入字的數(shù)據(jù)位寬。2.2DSPBuilder簡(jiǎn)介?：DSPBuilder是美國(guó)Altera公司推出的一個(gè)面向DSP開(kāi)發(fā)的系統(tǒng)級(jí)工具，他作為Matlab的一個(gè)Simulink工具箱，使得用FPGA設(shè)計(jì)DSP系統(tǒng)完全通過(guò)Simulin

8、k的圖形化界面進(jìn)行建模、系統(tǒng)級(jí)仿真，設(shè)計(jì)模型可直接向VHDL硬件描述語(yǔ)言轉(zhuǎn)換，并自動(dòng)調(diào)用QuartusⅡ等EDA設(shè)計(jì)軟件，完成綜合、網(wǎng)表生成以及器件適配乃至FPGA的配置下載，使得系統(tǒng)描述與硬件實(shí)現(xiàn)有機(jī)的融