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《基于DSP Builder數(shù)字信號處理課程設(shè)計》由會員上傳分享，免費在線閱讀，更多相關(guān)內(nèi)容在行業(yè)資料-天天文庫。
1、上海電力學(xué)院基于DSPBuilder數(shù)字信號處理課程設(shè)計實驗名稱：AM調(diào)制FM調(diào)制及DDS信號專業(yè)：通信工程姓名： 班級：學(xué)號：13一、設(shè)計目的通過本次課程設(shè)計，鞏固已學(xué)數(shù)字電路與邏輯設(shè)計的理論知識，掌握數(shù)字信號處理方法，引導(dǎo)學(xué)生從功能設(shè)計轉(zhuǎn)向系統(tǒng)設(shè)計，掌握由現(xiàn)場可編程邏輯器件實現(xiàn)數(shù)字信號處理的方法，掌握現(xiàn)場可編程邏輯器件的應(yīng)用設(shè)計，從而拓寬數(shù)字技術(shù)及處理的知識和設(shè)計能力，提高學(xué)生動手能力，培養(yǎng)學(xué)生分析問題與解決問題的能力。二、設(shè)計內(nèi)容本設(shè)計利用FPGA開發(fā)軟件QuartusII，DSPBUILDER，MATLAB，設(shè)計實現(xiàn)各類波形信號
2、的發(fā)生電路，如AM調(diào)制、FM調(diào)制、DDS控制等，進行引腳鎖定、全編譯通過后，完成FPGA器件CycloneII的配置工作，并在MatlabSimulink中使用Scope顯示仿真結(jié)果，在DE2開發(fā)板上下載并通過七段數(shù)碼管，顯示波形情況。三、設(shè)計要求1.獨立完成AM調(diào)制、FM調(diào)制、DDS控制電路的設(shè)計、譯碼顯示電路的設(shè)計。2.熟悉QuartusII，DSPBUILDER，MATLAB環(huán)境下系統(tǒng)開發(fā)設(shè)計流程。3.在DE2上驗證設(shè)計結(jié)果，并認(rèn)真寫出設(shè)計報告。四、設(shè)計原理及步驟（一）.AM調(diào)制的設(shè)計AM幅度調(diào)制函數(shù)信號可以用式來表述，其中，、、
3、分別是被調(diào)制的載波信號，需要被調(diào)制的信號和調(diào)制后AM的輸出信號，它們都是有符號數(shù)，m是調(diào)制度，。s（t）=m（t）*sin（t）其中m（t）是1或者是0，sin（t）是載波觀察s（t）如果有波形輸入的是1沒波形是0。13基于DSPBuilder的數(shù)字的AM系統(tǒng)如下圖所示元器件的主要參數(shù)設(shè)定在這里省略介紹仿真如下圖所示：通過matlab轉(zhuǎn)化成VHDL語言通過Quartus2并下到板上驗證，在這里需要添加幾個模塊一是分頻器因為我們晶振頻率較高反映在數(shù)碼管上分辨不出所以叫頻率降低，二是把8位的二進制傳化成三位的十進制數(shù)，三是把十進制的數(shù)顯示在
4、數(shù)碼管上；最后通過引腳分配輸入端口有時鐘clock、使能端sw，一個數(shù)字輸入撥碼開光，輸出有四個數(shù)碼管顯示。13通過圖形編輯法最終的實現(xiàn)電路為下圖所示：Rom中的mif表格：13分配引腳：波形仿真：13下載到板上進行驗證:可以看到的數(shù)碼管的數(shù)字在以不同的值在跳動，調(diào)制前的數(shù)據(jù)沒有變，調(diào)制后的數(shù)據(jù)和0交替跳動，因為輸入的數(shù)字信號是1和1交替變化的，因此出現(xiàn)了這樣的結(jié)果。（二）．DDS控制電路的設(shè)計DDS，即直接數(shù)字合成器，是采用數(shù)字技術(shù)的一種新型頻率合成技術(shù)，他通過控制頻率、相位增量的步長，產(chǎn)生各種不同頻率的信號。它的優(yōu)點在于：有較高的頻
5、率分辨率；可以實現(xiàn)快速的頻率切換；在頻率改變時能夠保持相位的連續(xù)；很容易實現(xiàn)頻率、相位和幅度的數(shù)控調(diào)制等。目前可采用專用芯片或可編程邏輯芯片實現(xiàn)DDS，專用的DDS芯片產(chǎn)生的信號波形、功能和控制方式固定，常不能滿足具體需要。FPGA具有器件規(guī)模大、工作速度快及可編程的硬件特點，并且開發(fā)周期短，易于升級，因為非常適合用于實現(xiàn)DDS。?DDS（直接數(shù)值合成器）信號發(fā)生器，通過不同的頻率控制字產(chǎn)生各種不同頻率的信號。主要由16位加法器、16位寄存器正弦波形數(shù)據(jù)查找表（LUT）、頻率控制字組成，并且其輸出計算波形為：。2.1DDS原理：DDS的
6、結(jié)構(gòu)原理圖如圖2.1所示，DDS以數(shù)控振蕩器的方式，產(chǎn)生頻率、相位和幅度可控的正弦波。電路包括了相位累加器、相位調(diào)制器、正弦ROM查找表、基準(zhǔn)時鐘源等組成。其中前三者是DDS結(jié)構(gòu)中的數(shù)字部分，具有數(shù)字控制頻率合成的功能。13基準(zhǔn)時鐘相位字輸入頻率字輸入相位累加器正弦ROM查找表相位調(diào)制器D/A圖2.1基本DDS結(jié)構(gòu)框圖如圖2.1所示，DDS系統(tǒng)的核心是相位累加器，完成相位累加過程。在基準(zhǔn)時鐘的控制下，頻率控制字由累加器累加，以得到相應(yīng)的相位數(shù)據(jù)，相位調(diào)制器接收相位累加器的相位輸出，主要用于信號的相位調(diào)制，其輸出的數(shù)據(jù)作為取樣地址來尋址正
7、弦ROM查找表，完成相位-幅度變換，輸出不同的幅度編碼；再經(jīng)過D/A轉(zhuǎn)換器得到相應(yīng)的階梯波；最后經(jīng)低通濾波器對階梯進行平滑處理，即可得到由頻率控制字決定的連續(xù)變換輸出的正弦波。由以上原理可以得到DDS的輸出頻率，式中，是頻率的控制字，它與系統(tǒng)時鐘頻率呈正比；是系統(tǒng)基準(zhǔn)時鐘的頻率值；是相位累加器數(shù)據(jù)位寬，也是頻率輸入字的數(shù)據(jù)位寬。2.2DSPBuilder簡介?：DSPBuilder是美國Altera公司推出的一個面向DSP開發(fā)的系統(tǒng)級工具，他作為Matlab的一個Simulink工具箱，使得用FPGA設(shè)計DSP系統(tǒng)完全通過Simulin
8、k的圖形化界面進行建模、系統(tǒng)級仿真，設(shè)計模型可直接向VHDL硬件描述語言轉(zhuǎn)換，并自動調(diào)用QuartusⅡ等EDA設(shè)計軟件，完成綜合、網(wǎng)表生成以及器件適配乃至FPGA的配置下載，使得系統(tǒng)描述與硬件實現(xiàn)有機的融
