基于VHDL語(yǔ)言 3-8譯碼器的設(shè)計(jì).doc

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1、《EDA技術(shù)》課程實(shí)驗(yàn)報(bào)告學(xué)生姓名：黃紅玉所在班級(jí)：電信100227指導(dǎo)教師：高金定老師記分及評(píng)價(jià)：項(xiàng)目滿分5分得分一、實(shí)驗(yàn)名稱實(shí)驗(yàn)4：3-8譯碼器的設(shè)計(jì)二、任務(wù)及要求【基本部分】4分1、在QuartusII平臺(tái)上，采用文本輸入設(shè)計(jì)方法，通過編寫VHDL語(yǔ)言程序，完成3-8譯碼器的設(shè)計(jì)并進(jìn)行時(shí)序仿真。2、設(shè)計(jì)完成后生成一個(gè)元件，以供更高層次的設(shè)計(jì)調(diào)用。3、實(shí)驗(yàn)箱上選擇恰當(dāng)?shù)哪Ｊ竭M(jìn)行驗(yàn)證，目標(biāo)芯片為ACEX1K系列EP1K30TC144-3?！景l(fā)揮部分】1分修改設(shè)計(jì)，完成3-6譯碼器的設(shè)計(jì)，并進(jìn)行時(shí)序仿真。三、實(shí)

2、驗(yàn)程序libraryieee;useieee.std_logic_1164.all;useieee.std_logic_unsigned.all;entitydecoderisport(en:instd_logic;a,b,c:instd_logic;y:outbit_vector(7downto0));endentitydecoder;architectureart4ofdecoderissignalsr:std_logic_vector(2downto0);beginsr<=c&b&a;process(sr

3、)isbegincasesriswhen"000"=>y<="00000001";when"001"=>y<="00000010";when"010"=>y<="00000100";when"011"=>y<="00001000";when"100"=>y<="00010000";when"101"=>y<="00100000";when"110"=>y<="01000000";when"111"=>y<="10000000";whenothers=>y<="00000000";endcase;endproce

4、ss;endarchitectureart4;一、仿真及結(jié)果分析用三位撥碼開關(guān)代表譯碼器的輸入端a、b、c，將之分別與EP1K30TC144-3芯片的相應(yīng)管腳相連；用LED燈來表示譯碼器的輸出，將D0...D7對(duì)應(yīng)的管腳分別與8只LED燈相連。從圖中可見，首先判斷使能端口en狀態(tài)，當(dāng)滿足高電平時(shí)，判斷三個(gè)輸入端口A、B、C的狀態(tài)；來決定八個(gè)輸出的狀態(tài)。輸入en和A、B、C需要獨(dú)立可變的輸入激勵(lì)，所以最好選擇開關(guān)，獨(dú)立可變，易于控制；譯碼器輸出為8位數(shù)據(jù)，使用獨(dú)立顯示各個(gè)數(shù)據(jù)位的設(shè)備較好，故選用8個(gè)LED知識(shí)燈來

5、表示。具體引腳分配見下表。二、硬件驗(yàn)證1、選擇模式：模式62、引腳鎖定情況表：一、小結(jié)通過這次實(shí)驗(yàn)，讓我更深刻的了解了QuartusII這個(gè)軟件的使用，也學(xué)會(huì)了怎么用VHDL語(yǔ)言來實(shí)現(xiàn)設(shè)計(jì)。實(shí)驗(yàn)期間也遇到了很多問題，在同學(xué)和老師的幫助下解決了困難，總之，通過這次實(shí)驗(yàn)，讓我受益匪淺。