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《基于FPGA的相檢寬帶測(cè)頻系統(tǒng)的設(shè)計(jì).doc》由會(huì)員上傳分享，免費(fèi)在線閱讀，更多相關(guān)內(nèi)容在教育資源-天天文庫(kù)。
1、基于FPGA的相檢寬帶測(cè)頻系統(tǒng)的設(shè)計(jì)在電子測(cè)量技術(shù)中，頻率測(cè)量是最基本的測(cè)量之一。常用的測(cè)頻法和測(cè)周期法在實(shí)際應(yīng)用中具有較大的局限性，并且對(duì)被測(cè)信號(hào)的計(jì)數(shù)存在±1個(gè)字的誤差。而在直接測(cè)頻方法的基礎(chǔ)上發(fā)展起來(lái)的等精度測(cè)頻方法消除了計(jì)數(shù)所產(chǎn)生的誤差，實(shí)現(xiàn)了寬頻率范圍內(nèi)的高精度測(cè)量，但是它不能消除和降低標(biāo)頻所引入的誤差。本文將介紹的系統(tǒng)采用相檢寬帶測(cè)頻技術(shù)，不僅實(shí)現(xiàn)了對(duì)被測(cè)信號(hào)的同步，也實(shí)現(xiàn)了對(duì)標(biāo)頻信號(hào)的同步，大大消除了一般測(cè)頻系統(tǒng)中的±1個(gè)字的計(jì)數(shù)誤差，并且結(jié)合了現(xiàn)場(chǎng)可編程門(mén)陣列（FPGA），具有集成度高、高速和高可靠性的特點(diǎn)，使頻率的測(cè)量范圍可達(dá)到1Hz～2.4GHz，
2、測(cè)頻精度在?1s閘門(mén)下達(dá)到10-11數(shù)量級(jí)。測(cè)頻原理?本測(cè)頻系統(tǒng)中采用的測(cè)頻原理是相檢寬帶測(cè)頻技術(shù)。在頻率測(cè)量中，設(shè)標(biāo)頻信號(hào)為f0，被測(cè)信號(hào)為fX，則f0=A·fC，fX=B·fC，A、B是兩個(gè)互素的正整數(shù)，稱fC為f0和fX的最大公因子頻率?fmaxc，其倒數(shù)為兩頻率的最小公倍數(shù)周期Tminc。如果這兩個(gè)信號(hào)的周期穩(wěn)定，它們之間的相位差變化也具有周期性，周期即為T(mén)minc。設(shè)兩信號(hào)的初始相位差為0（即初始相位重合），則經(jīng)過(guò)N·Tminc(N為正整數(shù)）之后，它們的相位又會(huì)重合。因此，在一個(gè)或多個(gè)Tminc內(nèi)對(duì)被測(cè)信號(hào)fX和標(biāo)頻信號(hào)f0分別計(jì)數(shù)得NX和N0，則被測(cè)信號(hào)的
3、頻率可由式fX=f0·NX/N0得出。在相位重合檢測(cè)的測(cè)頻電路中，測(cè)量的門(mén)時(shí)信號(hào)受單片機(jī)設(shè)置的參考門(mén)時(shí)以及被測(cè)信號(hào)和標(biāo)頻信號(hào)的相位重合點(diǎn)的共同控制，但實(shí)際測(cè)量閘門(mén)的開(kāi)啟與閉合同被測(cè)信號(hào)和標(biāo)頻信號(hào)的相位重合點(diǎn)同步，這樣能夠有效的消除傳統(tǒng)測(cè)頻方法中±1個(gè)字的誤差。硬件組成和功能框圖?整個(gè)測(cè)頻系統(tǒng)由多個(gè)功能模塊組成，包括MCU數(shù)據(jù)處理、FPGA及其配置、高頻分頻、信號(hào)整形和液晶顯示等，其中FPGA集合了相位重合點(diǎn)檢測(cè)、同步閘門(mén)產(chǎn)生和定時(shí)計(jì)數(shù)等功能，主要硬件功能框圖如圖1所示。圖1系統(tǒng)主要硬件功能框圖?本測(cè)頻系統(tǒng)中FPGA芯片是采用ALTERA公司Cyclone系列的EP1C
4、3T144，該器件采用TPFQ封裝，擁有100個(gè)I/O口和2910個(gè)邏輯單元。本系統(tǒng)采用VerilogHDL和BlockDiagram/Schematic相結(jié)合的方法來(lái)對(duì)各功能模塊進(jìn)行邏輯描述，然后通過(guò)EDA開(kāi)發(fā)平臺(tái)，對(duì)設(shè)計(jì)文件自動(dòng)地完成邏輯編譯、邏輯化簡(jiǎn)、綜合及優(yōu)化、邏輯布局布線、邏輯仿真，最后對(duì)FPGA芯片進(jìn)行編程，實(shí)現(xiàn)系統(tǒng)的設(shè)計(jì)要求。FPGA配置采用了專用配置芯片EPCS1，用ByteBlasterII對(duì)其進(jìn)行下載編程。?MCU主要實(shí)現(xiàn)的功能有32位計(jì)數(shù)值的浮點(diǎn)轉(zhuǎn)換及運(yùn)算、預(yù)置閘門(mén)和將測(cè)量結(jié)果送至液晶顯示。高頻分頻主要針對(duì)50MHz以上的頻率測(cè)量，電路中采用分頻
5、比可編程的微波分頻芯片MB510，最高工作頻率達(dá)2.4GHz，它自帶放大整形電路，輸出為ECL電平，應(yīng)用十分簡(jiǎn)單。整形電路前級(jí)采用了高速場(chǎng)效應(yīng)管放大，所以對(duì)于被測(cè)信號(hào)的靈敏度很高，可達(dá)20mV左右，因此本系統(tǒng)對(duì)于電路板的設(shè)計(jì)要求是十分嚴(yán)格的。FPGA的模擬仿真?本系統(tǒng)FPGA開(kāi)發(fā)軟件采用Altera公司開(kāi)發(fā)的QuartusII軟件。?圖2FPGA中原理圖設(shè)計(jì)?圖2為FPGA整體原理圖設(shè)計(jì)，其中標(biāo)頻f0和被測(cè)fX經(jīng)過(guò)同相點(diǎn)檢測(cè)模塊qwen，產(chǎn)生的相位重合點(diǎn)信息見(jiàn)圖3中的輸出out11；sgate信號(hào)為MCU發(fā)出的預(yù)置閘門(mén)信號(hào)，與產(chǎn)生的同相點(diǎn)信號(hào)經(jīng)D觸發(fā)器模塊形成了同步閘
6、門(mén)tgate來(lái)控制f0和fX的計(jì)數(shù)，計(jì)數(shù)值經(jīng)總線控制轉(zhuǎn)換后傳送給MCU。圖3QUARTUSⅡ波形仿真?圖3中，采用的仿真標(biāo)頻f0為10MHz，fX為9.0001MHz，out11為相位重合點(diǎn)信息的輸出，sgate為預(yù)置閘門(mén)，out111為同步閘門(mén)輸出，也就是所謂的硬閘門(mén)。圖4時(shí)序分析?通過(guò)如圖4所示的模擬時(shí)序分析，我們可以看到，如果使用分立元器件，就不可能得到如此優(yōu)越的延時(shí)特性。PCB設(shè)計(jì)要點(diǎn)?在設(shè)計(jì)印制板的過(guò)程中，需要對(duì)電路的抗干擾問(wèn)題進(jìn)行詳細(xì)的研究。對(duì)于檢測(cè)電路，尤其是高精度測(cè)頻系統(tǒng)，電源部分性能起著舉足輕重的作用。電源一般由220V交流經(jīng)變壓、整流后獲得，為防止
7、引入交變干擾，我們對(duì)其進(jìn)行屏蔽并加去耦電容處理。即使在整個(gè)印制板中的布線完成得都很好，由于電源、地線的考慮不周而引起的干擾也會(huì)使產(chǎn)品的性能下降，有時(shí)甚至影響到產(chǎn)品的成功率。所以對(duì)電源和地線的布線要認(rèn)真對(duì)待，以保證產(chǎn)品的質(zhì)量。盡量增加電源和地線的寬度，最好是地線比電源線寬。它們的寬度關(guān)系是：地線＞電源線＞信號(hào)線。每個(gè)集成電路電源處加一個(gè)去耦電容，每個(gè)電解電容邊上都要加一個(gè)小的高頻旁路電容。?本系統(tǒng)是由數(shù)字電路和模擬電路混合構(gòu)成的。因此在布線時(shí)就需要考慮它們之間互相干擾的問(wèn)題，特別是地線上的噪聲干擾。數(shù)字電路的頻率高，模擬電路的敏感度強(qiáng)，對(duì)信號(hào)線來(lái)說(shuō)，高
