靜態(tài)時(shí)序分析綜述報(bào)告

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1、靜態(tài)時(shí)序分析綜述報(bào)告——孫聲震1．靜態(tài)時(shí)序分析靜態(tài)時(shí)序分析（STA）就是套用特定的時(shí)序模型（TimingModel），針對(duì)特定電路分析其是否違反設(shè)計(jì)者給定的時(shí)序限制（TimingConstraint）。1．1背景仿真技術(shù)是ASIC設(shè)計(jì)過程中應(yīng)用最多的驗(yàn)證手段，然而，現(xiàn)在的單片集成系統(tǒng)設(shè)計(jì)正在將仿真時(shí)間推向無法容忍的極限。在最后的門級(jí)仿真階段，針對(duì)的是幾十乃至幾百萬門的電路，對(duì)仿真器第一位的要求是速度和容量，因此，性能（仿真速度）和容量（能夠仿真的設(shè)計(jì)規(guī)模）是驗(yàn)證中的關(guān)鍵因素。傳統(tǒng)上采用邏輯仿真器驗(yàn)證功能時(shí)序，即在驗(yàn)證功能的同

2、時(shí)驗(yàn)證時(shí)序，它以邏輯模擬方式運(yùn)行，需要輸入向量作為激勵(lì)。隨著規(guī)模增大，所需要的向量數(shù)量以指數(shù)增長(zhǎng)，驗(yàn)證所需時(shí)間占到整個(gè)設(shè)計(jì)周期的50%，而最大的問題是難以保證足夠的覆蓋率。鑒于此，這種方法已經(jīng)越來越少地用于時(shí)序驗(yàn)證，取而代之的是靜態(tài)時(shí)序分析技術(shù)。1．2分類靜態(tài)時(shí)序分析以分析的方式區(qū)分，可分為Path-Based及Block-Based兩種。圖1如圖1所示，為Path-Based這種分析方式。信號(hào)從A點(diǎn)及B點(diǎn)輸入，經(jīng)過中間的邏輯單元，從Y端輸出。套用的TimingModel標(biāo)示在各邏輯器件上，對(duì)于所有輸入端到輸出端都可以找到相

3、對(duì)應(yīng)的延遲時(shí)間。而使用者給定的TimingConstraint為：1.信號(hào)A到達(dá)電路輸入端的時(shí)間點(diǎn)為2（AT=2，AT為ArrivalTime）。2.信號(hào)B到達(dá)電路輸入端的時(shí)間點(diǎn)為5（AT=5）。3.信號(hào)必須在時(shí)間點(diǎn)10之前到達(dá)輸出端Y（RT=10，RT為RequiredTime）。針對(duì)P1及P2兩條路徑（Path）來做分析。P1的起始點(diǎn)為A，信號(hào)到達(dá)時(shí)間點(diǎn)為2。經(jīng)過第1個(gè)邏輯器件之后，由于有2單位的延遲時(shí)間，所以信號(hào)到達(dá)這個(gè)器件輸出的時(shí)間點(diǎn)為4（2+2）。依此類推，信號(hào)經(jīng)由P1到達(dá)輸出Y的時(shí)間點(diǎn)為7（2+2+3）。在和上述

4、第三項(xiàng)TimingConstraint比對(duì)之后，我們可以得知對(duì)P1這個(gè)路徑而言，時(shí)序（Timing）是滿足使用者要求的。按照同樣的方式可以得到信號(hào)經(jīng)由路徑B到達(dá)輸出Y的時(shí)間點(diǎn)為11（5+1+3+2），照樣和上述第三項(xiàng)TimingConstraint比對(duì)，我們可以得知對(duì)P2這個(gè)路徑而言，Timing是不滿足使用者要求的。對(duì)圖2的設(shè)計(jì)而言，總共有6個(gè)信號(hào)路徑。對(duì)于采用Path-Based分析方式的STA軟件來說，它會(huì)對(duì)這6個(gè)信號(hào)路徑作逐一的分析，然后記錄下結(jié)果。圖2如所示，Block-Based的分析方式的時(shí)序信息（Timing

5、Information）的儲(chǔ)存不再是以路徑為單位，而是以電路節(jié)點(diǎn)為單位。由TimingConstraint我們僅能得知A節(jié)點(diǎn)的AT為2，B節(jié)點(diǎn)的AT為5以及Y節(jié)點(diǎn)的RT為10。Block-Based的分析方式會(huì)找出每個(gè)節(jié)點(diǎn)的AT和RT，然后比對(duì)這兩個(gè)數(shù)值。當(dāng)RT的值大于AT時(shí)表示信號(hào)比TimingConstrain中要求的時(shí)間還早到達(dá)，如此則Timing是滿足的，反之則不滿足。靜態(tài)時(shí)序分析2．1基本原理靜態(tài)時(shí)序分析技術(shù)是一種窮盡分析方法，用以衡量電路性能。它提取整個(gè)電路的所有時(shí)序路徑，通過計(jì)算信號(hào)在路徑上的延遲傳播找出違背時(shí)

6、序約束的錯(cuò)誤，主要是檢查建立時(shí)間和保持時(shí)間是否滿足要求，而它們又分別通過對(duì)最大路徑延遲和最小路徑延遲的分析得到。靜態(tài)時(shí)序分析的方法不依賴于激勵(lì)，且可以窮盡所有路徑，運(yùn)行速度很快，占用內(nèi)存很少。它完全克服了動(dòng)態(tài)時(shí)序驗(yàn)證的缺陷，適合進(jìn)行超大規(guī)模的片上系統(tǒng)電路的驗(yàn)證，可以節(jié)省多達(dá)20%的設(shè)計(jì)時(shí)間。因此，靜態(tài)時(shí)序分析器在功能和性能上滿足了全片分析的目的。支持片上系統(tǒng)設(shè)計(jì)，即它為快速滿足設(shè)計(jì)時(shí)序要求取得了突破，能提供百萬門級(jí)設(shè)計(jì)所要求的性能，并在一個(gè)合理的時(shí)間內(nèi)分析設(shè)計(jì)，而且它帶有先進(jìn)的時(shí)序分析技術(shù)和可視化的特性，用于全芯片驗(yàn)證。靜態(tài)

7、時(shí)序分析的優(yōu)點(diǎn)顯而易見，主要是：·能夠詳盡地覆蓋時(shí)序路徑；·不需要測(cè)試向量；·執(zhí)行速度快；·能夠?yàn)闀r(shí)序沖突生成全面的報(bào)告；·能夠完成使用仿真所不能實(shí)現(xiàn)的復(fù)雜分析，例如min/max分析、組合環(huán)檢測(cè)、自動(dòng)地檢測(cè)并消除無效路徑；當(dāng)然，如上所述的靜態(tài)時(shí)序分析的優(yōu)點(diǎn)并不意味著STA能夠完全替代動(dòng)態(tài)仿真，靜態(tài)驗(yàn)證工具與動(dòng)態(tài)驗(yàn)證工具必須協(xié)同存在。一個(gè)主要的原因是STA不能驗(yàn)證一個(gè)設(shè)計(jì)的功能，而且某些設(shè)計(jì)風(fēng)格并不是很適合靜態(tài)的方法。例如，一個(gè)設(shè)計(jì)的異步部分可能要求使用動(dòng)態(tài)仿真，當(dāng)然，任何混合信號(hào)的部分更是如此。下面介紹重點(diǎn)介紹靜態(tài)時(shí)序分析

8、的原理。圖3我們從圖三中可以看到，要了解靜態(tài)時(shí)序分析，我們必須了解構(gòu)成靜態(tài)時(shí)序分析的四個(gè)組成部分：DesignData、InterconnectData、LibraryData和TimingConstraints。2.1.1DesignData在DesignData中，我們知道，一般在De