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《靜態(tài)時序分析基礎(chǔ)及應(yīng)用》由會員上傳分享，免費(fèi)在線閱讀，更多相關(guān)內(nèi)容在學(xué)術(shù)論文-天天文庫。
1、靜態(tài)時序分析（StaticTimingAnalysis）基礎(chǔ)及應(yīng)用◎陳麒旭前言在制程進(jìn)入深次微米世代之后，芯片（IC）設(shè)計(jì)的高復(fù)雜度及系統(tǒng)單芯片（SOC）設(shè)計(jì)方式興起。此一趨勢使得如何確保IC質(zhì)量成為今日所有設(shè)計(jì)從業(yè)人員不得不面臨之重大課題。靜態(tài)時序分析（StaticTimingAnalysis簡稱STA）經(jīng)由完整的分析方式判斷IC是否能夠在使用者的時序環(huán)境下正常工作，對確保IC質(zhì)量之課題，提供一個不錯的解決方案。然而，對于許多IC設(shè)計(jì)者而言，STA是個既熟悉卻又陌生的名詞。本文將力求以簡單敘述及圖例說明的方式，對STA的基礎(chǔ)概念及其在IC設(shè)
2、計(jì)流程中的應(yīng)用做詳盡的介紹。什么是STA？STA的簡單定義如下：套用特定的時序模型（TimingModel），針對特定電路分析其是否違反設(shè)計(jì)者給定的時序限制（TimingConstraint）。以分析的方式區(qū)分，可分為Path-Based及Block-Based兩種。先來看看Path-Based這種分析方式。如圖一所示，信號從A點(diǎn)及B點(diǎn)輸入，經(jīng)由4個邏輯閘組成的電路到達(dá)輸出Y點(diǎn)。套用的TimingModel標(biāo)示在各邏輯閘上，對于所有輸入端到輸出端都可以找到相對應(yīng)的延遲時間。而使用者給定的TimingConstraint為：1.信號A到達(dá)電路輸
3、入端的時間點(diǎn)為2（AT=2，AT為ArrivalTime）。2.信號B到達(dá)電路輸入端的時間點(diǎn)為5（AT=5）。3.信號必須在時間點(diǎn)10之前到達(dá)輸出端Y（RT=10，RT為RequiredTime）?，F(xiàn)在我們針對P1及P2兩條路徑（Path）來做分析。P1的起始點(diǎn)為A，信號到達(dá)時間點(diǎn)為2。經(jīng)過第1個邏輯閘之后，由于此閘有2單位的延遲時間，所以信號到達(dá)此閘輸出的時間點(diǎn)為4（2+2）。依此類推，信號經(jīng)由P1到達(dá)輸出Y的時間點(diǎn)為7（2+2+3）。在和上述第三項(xiàng)TimingConstraint比對之后，我們可以得知對P1這個路徑而言，時序（Timing
4、）是滿足使用者要求的。按照同樣的方式可以得到信號經(jīng)由路徑B到達(dá)輸出Y的時間點(diǎn)為11（5+1+3+2），照樣和上述第三項(xiàng)TimingConstraint比對，我們可以得知對P2這個路徑而言，Timing是不滿足使用者要求的。對圖一的設(shè)計(jì)而言，總共有6個信號路徑。對于采用Path-Based分析方式的STA軟件來說，它會對這6個信號路徑作逐一的分析，然后記錄下結(jié)果。IC設(shè)計(jì)者藉由檢視其分析報(bào)告的方式來判斷所設(shè)計(jì)的電路是否符合給定的TimingConstraint。由于最常用來做靜態(tài)時序分析驗(yàn)證核可（STASignoff）的EDA軟件PrimeTi
5、me?采用Path-Based的分析方式，所以本文將以Path-Based的分析方式介紹為主。再來看看Block-Based的分析方式。此時時序信息（TimingInformation）的儲存不再是以路徑為單位，而是以電路節(jié)點(diǎn)（Node）為單位。由TimingConstraint我們僅能得知A節(jié)點(diǎn)的AT為2，B節(jié)點(diǎn)的AT為5以及Y節(jié)點(diǎn)的RT為10。Block-Based的分析方式會找出每個節(jié)點(diǎn)的AT和RT，然后比對這兩個數(shù)值。當(dāng)RT的值大于AT時表示信號比TimingConstrain中要求的時間還早到達(dá)，如此則Timing是滿足的，反之則不
6、滿足。STA資料準(zhǔn)備在做STA之前，我們必須對其準(zhǔn)備工作有充分的了解。STA所需的資料如圖三所示，以下我們分項(xiàng)說明。其中DesignData部分，由于BlockModel和STA軟件相關(guān)性太高，我們不在此加以說明，請直接參閱您STA軟件的使用手冊。圖三LibraryData：STA所需要的TimingModel就存放在標(biāo)準(zhǔn)組件庫（CellLibrary）中。這些必要的時序信息是以TimingArc的方式呈現(xiàn)在標(biāo)準(zhǔn)組件庫中。TimingArc定義邏輯閘任兩個端點(diǎn)之間的時序關(guān)系，其種類有CombinationalTimingArc、SetupTi
7、mingArc、HoldTimingArc、EdgeTimingArc、PresetandClearTimingArc、RecoveryTimingArc、RemovalTimingArc、ThreeStateEnable&DisableTimingArc、WidthTimingArc。其中第1、4、5、8項(xiàng)定義時序延遲，其它各項(xiàng)則是定義時序檢查。圖四CombinationalTimingArc是最基本的TimingArc。TimingArc如果不特別宣告的話，就是屬于此類。如圖四所示，他定義了從特定輸入到特定輸出（A到Z）的延遲時間。Com
8、binationalTimingArc的Sense有三種，分別是inverting（或negativeunate），non-inverting（或positiveu
