靜態(tài)時序分析statictiminganalysis基礎與應用

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1、前言?????在制程進入深次微米世代之后，晶片（IC）設計的高復雜度及系統(tǒng)單晶片（SOC）設計方式興起。此一趨勢使得如何確保IC品質(zhì)成為今日所有設計從業(yè)人員不得不面臨之重大課題。靜態(tài)時序分析（StaticTimingAnalysis簡稱STA）經(jīng)由完整的分析方式判斷IC是否能夠在使用者的時序環(huán)境下正常工作，對確保IC品質(zhì)之課題，提供一個不錯的解決方案。然而，對于許多IC設計者而言，STA是個既熟悉卻又陌生的名詞。本文將力求以簡單敘述及圖例說明的方式，對STA的基礎概念及其在IC設計流程中的應用做詳盡的介紹。什么是STA？????STA的簡單定義如下：套

2、用特定的時序模型（TimingModel），針對特定電路分析其是否違反設計者給定的時序限制（TimingConstraint）。以分析的方式區(qū)分，可分為Path-Based及Block-Based兩種。?????先來看看Path-Based這種分析方式。如圖一所示，訊號從A點及B點輸入，經(jīng)由4個邏輯閘組成的電路到達輸出Y點。套用的TimingModel標示在各邏輯閘上，對于所有輸入端到輸出端都可以找到相對應的延遲時?。而使又i吒ǖ腡imingConstraint為：1.訊號A到達電路輸入端的時間點為2（AT=2，AT為ArrivalTime）。2.訊號

3、B到達電路輸入端的時間點為5（AT=5）。3.訊號必須在時間點10之前到達輸出端Y（RT=10，RT為RequiredTime）。????現(xiàn)在我們針對P1及P2兩條路徑（Path）來做分析。P1的起始點為A，訊號到達時間點為2。經(jīng)過第1個邏輯閘之后，由于此閘有2單位的延遲時間，所以訊號到達此閘輸出的時間點為4（2+2）。依此類推，訊號經(jīng)由P1到達輸出Y的時間點為7（2+2+3）。在和上述第三項TimingConstraint比對之后，我們可以得知對P1這個路徑而言，時序（Timing）是滿足使用者要求的。???按照同樣的方式可以得到訊號經(jīng)由路徑B到達輸

4、出Y的時間點為11（5+1+3+2），照樣和上述第三項TimingConstraint比對，我們可以得知對P2這個路徑而言，Timing是不滿足使用者要求的。???對圖一的設計而言，總共有6個訊號路徑。對于采用Path-Based分析方式的STA軟體來說，它會對這6個訊號路徑作逐一的分析，然后記錄下結果。IC設計者藉由檢視其分析報告的方式來判斷所設計的電路是否符合給定的TimingConstraint。由于最常用來做靜態(tài)時序分析驗證核可（STASignoff）的EDA軟體PrimeTime?采用Path-Based的分析方式，所以本文將以Path-Ba

5、sed的分析方式介紹為主。???再來看看Block-Based的分析方式。此時時序資訊（TimingInformation）的儲存不再是以路徑為單位，而是以電路節(jié)點（Node）為單位。由TimingConstraint我們僅能得知A節(jié)點的AT為2，B節(jié)點的AT為5以及Y節(jié)點的RT為10。Block-Based的分析方式會找出每個節(jié)點的AT和RT，然后比對這兩個數(shù)值。當RT的值大于AT時表示訊號比TimingConstrain中要求的時間還早到達，如此則Timing是滿足的，反之則不滿足。?STA資料準備在做STA之前，我們必須對其準備工作有充分的了解。

6、STA所需的資料如圖三所示，以下我們分項說明。其中DesignData部分，由于BlockModel和STA軟體相關性太高，我們不在此加以說明，請直接參閱您STA軟體的使用手冊。?圖三LibraryData：STA所需要的TimingModel就存放在標準元件庫（CellLibrary）中。這些必要的時序資訊是以TimingArc的方式呈現(xiàn)在標準元件庫中。TimingArc定義邏輯閘任兩個端點之間的時序關系，其種類有CombinationalTimingArc、SetupTimingArc、HoldTimingArc、EdgeTimingArc、Pre

7、setandClearTimingArc、RecoveryTimingArc、RemovalTimingArc、ThreeStateEnable&DisableTimingArc、WidthTimingArc。其中第1、4、5、8項定義時序延遲，其他各項則是定義時序檢查。?圖四CombinationalTimingArc是最基本的TimingArc。TimingArc如果不特別宣告的話，就是屬于此類。如圖四所示，他定義了從特定輸入到特定輸出（A到Z）的延遲時間。CombinationalTimingArc的Sense有三種，分別是inverting（或

8、negativeunate），non-inverting（或positiveunate）以及n