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《靜態(tài)時(shí)序分析(Static_Timing_Analysis)基礎(chǔ)和應(yīng)用》由會(huì)員上傳分享，免費(fèi)在線閱讀，更多相關(guān)內(nèi)容在行業(yè)資料-天天文庫(kù)。
1、...word...專業(yè)資料范文范例可下載編輯靜態(tài)時(shí)序分析StaticTimingAnalysis基礎(chǔ)與應(yīng)用前言?????在制程進(jìn)入深次微米世代之后，晶片（IC）設(shè)計(jì)的高復(fù)雜度及系統(tǒng)單晶片（SOC）設(shè)計(jì)方式興起。此一趨勢(shì)使得如何確保IC品質(zhì)成為今日所有設(shè)計(jì)從業(yè)人員不得不面臨之重大課題。靜態(tài)時(shí)序分析（StaticTimingAnalysis簡(jiǎn)稱STA）經(jīng)由完整的分析方式判斷IC是否能夠在使用者的時(shí)序環(huán)境下正常工作，對(duì)確保IC品質(zhì)之課題，提供一個(gè)不錯(cuò)的解決方案。然而，對(duì)于許多IC設(shè)計(jì)者而言，STA是個(gè)既熟悉卻又陌生的名詞。本文將力求以簡(jiǎn)單敘述及圖例說(shuō)
2、明的方式，對(duì)STA的基礎(chǔ)概念及其在IC設(shè)計(jì)流程中的應(yīng)用做詳盡的介紹。什么是STA？????STA的簡(jiǎn)單定義如下：套用特定的時(shí)序模型（TimingModel），針對(duì)特定電路分析其是否違反設(shè)計(jì)者給定的時(shí)序限制（TimingConstraint）。以分析的方式區(qū)分，可分為Path-Based及Block-Based兩種。?????先來(lái)看看Path-Based這種分析方式。如圖一所示，訊號(hào)從A點(diǎn)及B點(diǎn)輸入，經(jīng)由4個(gè)邏輯閘組成的電路到達(dá)輸出Y點(diǎn)。套用的TimingModel標(biāo)示在各邏輯閘上，對(duì)于所有輸入端到輸出端都可以找到相對(duì)應(yīng)的延遲時(shí)?。而使又i吒ǖ腡i
3、mingConstraint為：1.訊號(hào)A到達(dá)電路輸入端的時(shí)間點(diǎn)為2（AT=2，AT為ArrivalTime）。2.訊號(hào)B到達(dá)電路輸入端的時(shí)間點(diǎn)為5（AT=5）。3.訊號(hào)必須在時(shí)間點(diǎn)10之前到達(dá)輸出端Y（RT=10，RT為RequiredTime）。????現(xiàn)在我們針對(duì)P1及P2兩條路徑（Path）來(lái)做分析。P1的起始點(diǎn)為A，訊號(hào)到達(dá)時(shí)間點(diǎn)為2。經(jīng)過(guò)第1個(gè)邏輯閘之后，由于此閘有2單位的延遲時(shí)間，所以訊號(hào)到達(dá)此閘輸出的時(shí)間點(diǎn)為4（2+2）。依此類推，訊號(hào)經(jīng)由P1到達(dá)輸出Y的時(shí)間點(diǎn)為7（2+2+3）。在和上述第三項(xiàng)TimingConstraint比對(duì)
4、之后，我們可以得知對(duì)P1這個(gè)路徑而言，時(shí)序（Timing）是滿足使用者要求的。???按照同樣的方式可以得到訊號(hào)經(jīng)由路徑B到達(dá)輸出Y的時(shí)間點(diǎn)為11（5+1+3+2），照樣和上述第三項(xiàng)TimingConstraint比對(duì)，我們可以得知對(duì)P2這個(gè)路徑而言，Timing是不滿足使用者要求的。...完美資料供學(xué)習(xí).參考.分享...word...專業(yè)資料范文范例可下載編輯???對(duì)圖一的設(shè)計(jì)而言，總共有6個(gè)訊號(hào)路徑。對(duì)于采用Path-Based分析方式的STA軟體來(lái)說(shuō)，它會(huì)對(duì)這6個(gè)訊號(hào)路徑作逐一的分析，然后記錄下結(jié)果。IC設(shè)計(jì)者藉由檢視其分析報(bào)告的方式來(lái)判斷所
5、設(shè)計(jì)的電路是否符合給定的TimingConstraint。由于最常用來(lái)做靜態(tài)時(shí)序分析驗(yàn)證核可（STASignoff）的EDA軟體PrimeTime?采用Path-Based的分析方式，所以本文將以Path-Based的分析方式介紹為主。???再來(lái)看看Block-Based的分析方式。此時(shí)時(shí)序資訊（TimingInformation）的儲(chǔ)存不再是以路徑為單位，而是以電路節(jié)點(diǎn)（Node）為單位。由TimingConstraint我們僅能得知A節(jié)點(diǎn)的AT為2，B節(jié)點(diǎn)的AT為5以及Y節(jié)點(diǎn)的RT為10。Block-Based的分析方式會(huì)找出每個(gè)節(jié)點(diǎn)的AT和
6、RT，然后比對(duì)這兩個(gè)數(shù)值。當(dāng)RT的值大于AT時(shí)表示訊號(hào)比TimingConstrain中要求的時(shí)間還早到達(dá)，如此則Timing是滿足的，反之則不滿足。?STA資料準(zhǔn)備在做STA之前，我們必須對(duì)其準(zhǔn)備工作有充分的了解。STA所需的資料如圖三所示，以下我們分項(xiàng)說(shuō)明。其中DesignData部分，由于BlockModel和STA軟體相關(guān)性太高，我們不在此加以說(shuō)明，請(qǐng)直接參閱您STA軟體的使用手冊(cè)。?圖三LibraryData：...完美資料供學(xué)習(xí).參考.分享...word...專業(yè)資料范文范例可下載編輯STA所需要的TimingModel就存放在標(biāo)準(zhǔn)元
7、件庫(kù)（CellLibrary）中。這些必要的時(shí)序資訊是以TimingArc的方式呈現(xiàn)在標(biāo)準(zhǔn)元件庫(kù)中。TimingArc定義邏輯閘任兩個(gè)端點(diǎn)之間的時(shí)序關(guān)系，其種類有CombinationalTimingArc、SetupTimingArc、HoldTimingArc、EdgeTimingArc、PresetandClearTimingArc、RecoveryTimingArc、RemovalTimingArc、ThreeStateEnable&DisableTimingArc、WidthTimingArc。其中第1、4、5、8項(xiàng)定義時(shí)序延遲，其他各
8、項(xiàng)則是定義時(shí)序檢查。?圖四CombinationalTimingArc是最基本的TimingArc。TimingArc如果不特別宣告的話
