實(shí)驗(yàn)五：移位寄存器和實(shí)用寄存器

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1、本科學(xué)生綜合性實(shí)驗(yàn)報(bào)告學(xué)號(hào)114090523姓名羅朝斌學(xué)院物電學(xué)院專業(yè)、班級(jí)11光電子實(shí)驗(yàn)課程名稱電子設(shè)計(jì)自動(dòng)化（EDA實(shí)驗(yàn)）教師及職稱羅永道副教授開(kāi)課學(xué)期2013至2014學(xué)年下學(xué)期填報(bào)時(shí)間2014年5月16日云南師范大學(xué)教務(wù)處編印9實(shí)驗(yàn)序號(hào)五實(shí)驗(yàn)名稱移位寄存器和實(shí)用寄存器實(shí)驗(yàn)時(shí)間2014年5月16實(shí)驗(yàn)室同析樓114一．實(shí)驗(yàn)預(yù)習(xí)1.實(shí)驗(yàn)?zāi)康?1、熟練掌握qualtus軟件的實(shí)用。2、掌握組合邏輯電路的設(shè)計(jì)方法。3、掌握中規(guī)模集成電路加法器的工作原理及其邏輯功能。4、掌握移位寄存器的設(shè)計(jì)方法，熟悉和練習(xí)QuartusⅡ的應(yīng)用。2．實(shí)驗(yàn)原理、實(shí)驗(yàn)流程或裝置示

2、意圖：移位寄存器是由相同的寄存單元所組成。一般說(shuō)來(lái)，寄存單元的個(gè)數(shù)就是移位寄存器的位數(shù)。為了完成不同的移位功能，每個(gè)寄存單元的輸出與其相鄰的下一個(gè)寄存單元的輸入之間的連接方式也不同。(2)所有寄存單元共用一個(gè)時(shí)鐘。在公共時(shí)鐘的作用下，各個(gè)寄存單元的工作是同步的。每輸入一個(gè)時(shí)鐘脈沖，寄存器的數(shù)據(jù)就順序向左或向右移動(dòng)一位。通?？砂磾?shù)據(jù)傳輸方式的不同對(duì)CMOS移位寄存器進(jìn)行分類。移位寄存器的數(shù)據(jù)輸入方式有串行輸入和并行輸入之分。串行輸入就是在時(shí)鐘脈沖作用下，把要輸入的數(shù)據(jù)從一個(gè)輸入端依次一位一位地送入寄存器；并行輸入就是把輸入的數(shù)據(jù)從幾個(gè)輸入端同時(shí)送入寄存器。譯

3、碼是將具有特定含義的二進(jìn)制代碼變換(翻譯)成一定的輸出信號(hào)，以表示二進(jìn)制代碼的原意，這一過(guò)程稱為譯碼。譯碼是編碼的逆過(guò)程，即將某個(gè)二進(jìn)制代碼翻譯成電路的某種狀態(tài)。在CMOS移位寄存器中，有的品種只具有串行或并行中的一種輸入方式，但也有些品種同時(shí)兼有串行和并行兩種輸入方式。串行輸入的數(shù)據(jù)加到第一個(gè)寄存單元的D端，在時(shí)鐘脈沖的作用下輸入，數(shù)據(jù)傳送速度較慢；并行輸入的數(shù)據(jù)一般由寄存單元的R、S端送入，傳送速度較快。移位寄存器的移位方向有右移和左移之分。右移是指數(shù)據(jù)由左邊最低位輸入，依次由右邊的最高位輸出；左移時(shí)，右邊的第一位為最低位，最左邊的則為最高位，數(shù)據(jù)由低

4、位的右邊輸入，由高位的左邊輸出。9　　移位寄存器的輸出也有串行和并行之分。串行輸出就是在時(shí)鐘脈沖作用下，寄存器最后一位輸出端依次一位一位地輸出寄存器的數(shù)據(jù)；并行輸出則是寄存器的每個(gè)寄存單元均有輸出。CMOS移位寄存器有些品種只有一種輸出方式，但也有些品種兼具兩種輸出方式。實(shí)際上，并行輸出方式也必然具有串行輸出功能。移位寄存器是用來(lái)寄存二進(jìn)制數(shù)字信息并且能進(jìn)行信息移位的時(shí)序邏輯電路。根據(jù)移位寄存器存取信息的方式可分為串入串出、串入并出、并入串出、并入并出4種形式。74194是一種典型的中規(guī)模集成移位寄存器，由4個(gè)RS觸發(fā)器和一些門(mén)電路構(gòu)成的4位雙向移位寄存器

5、。該移位寄存器有左移，右移、并行輸入數(shù)據(jù)，保持及異步清零等5種功能。有如下功能表CLRNCLKS1S0××××11011000工作狀態(tài)0×清零10保持1↑并行置數(shù)，Q為ABCD1↑串行右移，移入數(shù)據(jù)位為SRS11↑串行左移，移入數(shù)據(jù)位為SLS11↑保持實(shí)用寄存器：實(shí)用的D觸發(fā)器除含有時(shí)鐘端CLK外，還含有異步清零端CLR和時(shí)鐘使能端ENA。這里的異步并非時(shí)序邏輯的異步，而是指獨(dú)立于時(shí)鐘控制的復(fù)位控制端，在任何時(shí)候，只要CLR=’1’，此時(shí)D觸發(fā)器的輸出端即可清零，與時(shí)鐘信號(hào)無(wú)關(guān)2．實(shí)驗(yàn)設(shè)備及材料電腦一臺(tái)，QuartusII實(shí)驗(yàn)平臺(tái)，EDA實(shí)驗(yàn)箱92．實(shí)驗(yàn)方

6、法步驟及注意事項(xiàng)實(shí)驗(yàn)方法步驟1、編寫(xiě)源代碼。打開(kāi)QuartusII軟件平臺(tái)，點(diǎn)擊file中的New建立一個(gè)工程文件。編寫(xiě)的文件名與實(shí)體名一致，點(diǎn)擊file/save以.vhd位擴(kuò)展名存盤(pán)文件。2、編譯與調(diào)試。確定源代碼文件為當(dāng)前工程文件，進(jìn)行編譯。編譯文件有錯(cuò)誤或警告，則要將調(diào)試修改直至文件編譯成功。3、波形仿真及驗(yàn)證。在編譯成功后，點(diǎn)擊Waveform開(kāi)始設(shè)計(jì)波形。點(diǎn)擊”insertthenode”,按照程序所述插入節(jié)點(diǎn)（具體則根據(jù)實(shí)驗(yàn)的變量而定）。點(diǎn)擊保存。4、結(jié)果分析。對(duì)所得的波形文件進(jìn)行邏輯功能的分析，分析是否滿足預(yù)先的結(jié)果，直至試驗(yàn)成功為止。注意

7、事項(xiàng)1、在編寫(xiě)程序時(shí)，一定要按照步驟進(jìn)行，文件名和實(shí)體名要保持一致，否則將編譯錯(cuò)誤。2、在進(jìn)行波形仿真時(shí)，一定要將時(shí)序仿真改變成功能仿真。3、在進(jìn)行波形仿真時(shí)，一定要生成功能仿真網(wǎng)表，否則將不能得到正確的功能仿真波形。二．實(shí)驗(yàn)內(nèi)容移位寄存器VHDL程序如下：LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;ENTITYSHFTISPORT(CLK,LOAD:INSTD_LOGIC;DIN:INSTD_LOGIC_VECTOR(7DOWNTO0);DOUT:OUTSTD_LOGIC_VECTOR(7DOWNTO0);QB:OUTS

8、TD_LOGIC);ENDSHFT;9ARCHITECTUREbe