實驗五：移位寄存器和實用寄存器

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1、本科學生綜合性實驗報告學號114090523姓名羅朝斌學院物電學院專業(yè)、班級11光電子實驗課程名稱電子設計自動化（EDA實驗）教師及職稱羅永道副教授開課學期2013至2014學年下學期填報時間2014年5月16日云南師范大學教務處編印9實驗序號五實驗名稱移位寄存器和實用寄存器實驗時間2014年5月16實驗室同析樓114一．實驗預習1.實驗目的:1、熟練掌握qualtus軟件的實用。2、掌握組合邏輯電路的設計方法。3、掌握中規(guī)模集成電路加法器的工作原理及其邏輯功能。4、掌握移位寄存器的設計方法，熟悉和練習QuartusⅡ

2、的應用。2．實驗原理、實驗流程或裝置示意圖：移位寄存器是由相同的寄存單元所組成。一般說來，寄存單元的個數(shù)就是移位寄存器的位數(shù)。為了完成不同的移位功能，每個寄存單元的輸出與其相鄰的下一個寄存單元的輸入之間的連接方式也不同。(2)所有寄存單元共用一個時鐘。在公共時鐘的作用下，各個寄存單元的工作是同步的。每輸入一個時鐘脈沖，寄存器的數(shù)據(jù)就順序向左或向右移動一位。通常可按數(shù)據(jù)傳輸方式的不同對CMOS移位寄存器進行分類。移位寄存器的數(shù)據(jù)輸入方式有串行輸入和并行輸入之分。串行輸入就是在時鐘脈沖作用下，把要輸入的數(shù)據(jù)從一個輸入端依次

3、一位一位地送入寄存器；并行輸入就是把輸入的數(shù)據(jù)從幾個輸入端同時送入寄存器。譯碼是將具有特定含義的二進制代碼變換(翻譯)成一定的輸出信號，以表示二進制代碼的原意，這一過程稱為譯碼。譯碼是編碼的逆過程，即將某個二進制代碼翻譯成電路的某種狀態(tài)。在CMOS移位寄存器中，有的品種只具有串行或并行中的一種輸入方式，但也有些品種同時兼有串行和并行兩種輸入方式。串行輸入的數(shù)據(jù)加到第一個寄存單元的D端，在時鐘脈沖的作用下輸入，數(shù)據(jù)傳送速度較慢；并行輸入的數(shù)據(jù)一般由寄存單元的R、S端送入，傳送速度較快。移位寄存器的移位方向有右移和左移之分

4、。右移是指數(shù)據(jù)由左邊最低位輸入，依次由右邊的最高位輸出；左移時，右邊的第一位為最低位，最左邊的則為最高位，數(shù)據(jù)由低位的右邊輸入，由高位的左邊輸出。9　　移位寄存器的輸出也有串行和并行之分。串行輸出就是在時鐘脈沖作用下，寄存器最后一位輸出端依次一位一位地輸出寄存器的數(shù)據(jù)；并行輸出則是寄存器的每個寄存單元均有輸出。CMOS移位寄存器有些品種只有一種輸出方式，但也有些品種兼具兩種輸出方式。實際上，并行輸出方式也必然具有串行輸出功能。移位寄存器是用來寄存二進制數(shù)字信息并且能進行信息移位的時序邏輯電路。根據(jù)移位寄存器存取信息的方

5、式可分為串入串出、串入并出、并入串出、并入并出4種形式。74194是一種典型的中規(guī)模集成移位寄存器，由4個RS觸發(fā)器和一些門電路構成的4位雙向移位寄存器。該移位寄存器有左移，右移、并行輸入數(shù)據(jù)，保持及異步清零等5種功能。有如下功能表CLRNCLKS1S0××××11011000工作狀態(tài)0×清零10保持1↑并行置數(shù)，Q為ABCD1↑串行右移，移入數(shù)據(jù)位為SRS11↑串行左移，移入數(shù)據(jù)位為SLS11↑保持實用寄存器：實用的D觸發(fā)器除含有時鐘端CLK外，還含有異步清零端CLR和時鐘使能端ENA。這里的異步并非時序邏輯的異步，

6、而是指獨立于時鐘控制的復位控制端，在任何時候，只要CLR=’1’，此時D觸發(fā)器的輸出端即可清零，與時鐘信號無關2．實驗設備及材料電腦一臺，QuartusII實驗平臺，EDA實驗箱92．實驗方法步驟及注意事項實驗方法步驟1、編寫源代碼。打開QuartusII軟件平臺，點擊file中的New建立一個工程文件。編寫的文件名與實體名一致，點擊file/save以.vhd位擴展名存盤文件。2、編譯與調試。確定源代碼文件為當前工程文件，進行編譯。編譯文件有錯誤或警告，則要將調試修改直至文件編譯成功。3、波形仿真及驗證。在編譯成功后

7、，點擊Waveform開始設計波形。點擊”insertthenode”,按照程序所述插入節(jié)點（具體則根據(jù)實驗的變量而定）。點擊保存。4、結果分析。對所得的波形文件進行邏輯功能的分析，分析是否滿足預先的結果，直至試驗成功為止。注意事項1、在編寫程序時，一定要按照步驟進行，文件名和實體名要保持一致，否則將編譯錯誤。2、在進行波形仿真時，一定要將時序仿真改變成功能仿真。3、在進行波形仿真時，一定要生成功能仿真網(wǎng)表，否則將不能得到正確的功能仿真波形。二．實驗內容移位寄存器VHDL程序如下：LIBRARYIEEE;USEIEEE

8、.STD_LOGIC_1164.ALL;ENTITYSHFTISPORT(CLK,LOAD:INSTD_LOGIC;DIN:INSTD_LOGIC_VECTOR(7DOWNTO0);DOUT:OUTSTD_LOGIC_VECTOR(7DOWNTO0);QB:OUTSTD_LOGIC);ENDSHFT;9ARCHITECTUREbe