可控脈沖發(fā)生器的設(shè)計

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1、可控脈沖發(fā)生器的設(shè)計一、實驗?zāi)康?、了解可控脈沖發(fā)生器的實現(xiàn)機(jī)理。2、學(xué)會用示波器觀察FPGA產(chǎn)生的信號。3、學(xué)習(xí)用VHDL編寫復(fù)雜功能的代碼。二、實驗原理脈沖發(fā)生器就是要產(chǎn)生一個脈沖波形，而可控脈沖發(fā)生器則是要產(chǎn)生一個周期和占空比可變的脈沖波形?？煽孛}沖發(fā)生器的實現(xiàn)原理比較簡單，可以簡單的理解為一個計數(shù)器對輸入的時鐘信號進(jìn)行分頻的過程。通過改變計數(shù)器的上限值來達(dá)到改變周期的目的，通過改變電平翻轉(zhuǎn)的閾值來達(dá)到改變占空比的目的。下面舉個簡單的例子來說明其工作原理。假如有一個計數(shù)器T對時鐘分頻，其計數(shù)的范圍是從0～N，另取一個M（0≤M≤N），若輸出為Q，那么Q

2、只要滿足條件時，通過改變N值，即可改變輸出的脈沖波的周期；改變M值，即可改變脈沖波的占空比。這樣輸出的脈沖波的周期和占空比分別為：三、實驗內(nèi)容編寫實現(xiàn)可控脈沖發(fā)生器程序，通過脈沖周期和占空比改變實現(xiàn)不同脈沖的輸出。用Quartus軟件對設(shè)計進(jìn)行編譯、綜合、仿真，給出相應(yīng)的時序仿真波形和硬件電路圖。四、實驗程序libraryieee;useieee.std_logic_1164.all;useieee.std_logic_arith.all;useieee.std_logic_unsigned.all;entityexp10isport(Clk:instd_l

3、ogic;--時鐘輸入Rst:instd_logic;--復(fù)位輸入NU,ND:instd_logic;--輸入：控制頻率的改變MU,MD:instd_logic;--輸入：控制占空比的改變Fout:outstd_logic--波形輸出);endexp10;architecturebehaveofexp10issignalN_Buffer,M_Buffer:std_logic_vector(10downto0);signalN_Count:std_logic_vector(10downto0);signalclkin:std_logic;signalClk_C

4、ount:std_logic_vector(12downto0);--產(chǎn)生一個低速時鐘，用于按鍵判斷beginprocess(Clk)--計數(shù)器累加beginif(Clk'eventandClk='1')thenif(N_Count=N_Buffer)thenN_Count<="00000000000";elseN_Count<=N_Count+1;endif;endif;endprocess;process(Clk)--波形判斷beginif(Clk'eventandClk='1')thenif(N_Count

5、;elsif(N_Count>M_BufferandN_Count

6、00";N_Buffer<="10000000000";elsif(NU='0')thenN_Buffer<=N_Buffer+1;elsif(ND='0')thenN_Buffer<=N_Buffer-1;elsif(MU='0')thenM_Buffer<=M_Buffer+1;elsif(MD='0')thenM_Buffer<=M_Buffer-1;endif;endif;endprocess;endbehave;一、時序仿真圖