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1、SOC中的低功耗設計方法學校代碼：10246學號：033021100鍰旦大學碩士學位論文專業(yè)學位院系所：信息科學與工程學院專業(yè)：電子與通信工程莫軍姓名：沈泊指導教師：2005年10月6日完成日期：復口人學傲r乜了學T程妙I畢業(yè)論文中文摘要隨著設計技術和工藝水平的提高，設計工程師面臨的問題不僅僅是速度，面積上的要求，功耗也是他們需要考慮的一大要點。在深亞微米絨的設計中，動念功耗占絕大部分，通過降低電壓，提高工藝可以很大幅度地降低芯片功耗。隨著電壓的降低，閾值電壓也會相應地減少。到了納米級的設計中，閡值電
2、壓的降低使漏電流增大，漏電流／靜念功耗所占的比重越柬越大。提高域值電壓，可以降低漏電流功耗，但是對應的邏輯門速度將會減隉。在設計中采用多域值電壓的標準單元庫，是解決這一問題的主要途徑。低速度時鐘域內采用高Vt域值電壓的單元，減少屬電流；在要求高速的時鐘域中，還是采用低Vt的單元。關鍵詞：低功耗，動念功耗，閾值電壓，靜態(tài)功耗，漏電流中圖分類弓：TN4微電子學、集成電路IC復口人學傲電了學T程碩畢業(yè)論文AbstractWlththeofanddevelopmentdesignmethodologyproc
3、essIntegratlng．nottheandareofSOCthepointsonlYspeedperformancekeydesign，but1ssue1smuchessentxalforpowerdesigner．isthe1nsub―micrometerOynamcpowermajorpowerconsumpttoncanreduce1tanddesign，webymlnlshingpowerupdatlngprocesstechnique．1sreducedwhenThesubthresh
4、oldvoltagereduelngvoltage．Innanometerandstatlcarethemalndesignsprocess，leakagepowerpowerthesubthresholdw11lincreasethe1ssues，reducevoltage1eakage，andthesubthresholdwlllslowdownthecellenlargevoltagespeed．multi―Vt1ibrarlesinonlsasolutlontosolveUsingdesign
5、goodthestatlctheVtcellsinlowclockdomalnspowerissue．Usinghighspeedtodecreasethe10wVtcellsInclockleakage，andusinghlghspeeddomalns．Words：KeyLowPower，SubtbresholdVoltage，StaticPower，Power，DynamicLeakage．中幽分類號：TN4傲電子學、集成電路It2復口大享傲IU了學T程壩f畢業(yè)論義第一章前言自集成電路問世以來，設
6、計者在單個芯片上集成的晶體管的數(shù)量呈現(xiàn)出令人廉訝的增長速度。近30年，集成電路的發(fā)展一直遵循著“摩爾定律”：集成在芯片上的晶體管的數(shù)量每18個月就翻一番，芯片成本也相應下降。[1]在IC設計中，IC設計者主要關注速度、面積、成本、可靠陛，其次爿是功耗。而進入SoC時代，低功耗已經(jīng)成為與面積和眭能同等重要的設計目杯，在特定領域，功耗指標甚至成為第一大要素。SoC的低功耗設計與評估技術已成為SoC的重大挑戰(zhàn)之一。低功耗需求是SoC發(fā)展的推動力之一，如何降低功耗又是SoC面臨的艱巨任務之一。SoC技術的發(fā)展
7、使得單個芯片集成所有的處理部件成為可能，這些處理部件可以包括基本的晶體管、不同的處理器核、內存單元甚至模擬單元。包含了如此眾多的部件，功耗設計將成為一個關鍵且復雜的課題。這是因為：1．能源限制，因為隨著便攜式移動通信和計算產(chǎn)品的普及，對電池的需要大大增強，但電他的技術相對落后，發(fā)展緩慢，這就需要在低功耗領域有所發(fā)展。2．電路的功耗會全部轉化成熱能，過多的熱量會產(chǎn)生焦耳熱效應，加劇硅失效，導斂可靠眭下降，而快速散熱的要求又會導致封裝和制冷成奉提高。3．功耗大導致儡度高，載流子速度飽和，IC速度也無法再提
8、升。4．環(huán)保期望，功耗降低，散熱也會減少，因而就會減少對環(huán)境的影響。在解決低功耗問題的過程中，人們嘗試了許多方法。在IC發(fā)展的歷史上，通過單純在工藝上縮小器件體積和降低操作電壓束降低功耗，已經(jīng)取得了很大的成效，不過已經(jīng)接近其物理極限。而且，降低的功耗主要是動念功耗，隨著工藝水平的提高，靜態(tài)功耗所占的比重越柬越大。當酮在超深亞微米工藝下的SoC設計過程中，需要在系統(tǒng)級、體系結構級、RTL、門級，到最后的版圖級進行協(xié)同設計，才能同時保證提高眭能和減少功耗。復
