soc系統(tǒng)的低功耗設(shè)計(jì)new

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1、SoC系統(tǒng)的低功耗設(shè)計(jì)摘要：隨著集成電路進(jìn)入片上系統(tǒng)(SoC)時(shí)代，低功耗設(shè)計(jì)已經(jīng)成為SoC設(shè)計(jì)的主題。當(dāng)今的設(shè)計(jì)已經(jīng)從過去的性能、面積二維指標(biāo)轉(zhuǎn)變?yōu)樾阅?、面積和功耗的三維指標(biāo)。本文探討了片上系統(tǒng)設(shè)計(jì)中的低功耗設(shè)計(jì)策略，在晶體管和邏輯門級(jí)、寄存器傳輸級(jí)和系統(tǒng)結(jié)構(gòu)級(jí)各設(shè)計(jì)抽象層次上闡述了低功耗設(shè)計(jì)所面臨的問題，并給出了各級(jí)的低功耗優(yōu)化策略。關(guān)鍵詞：低功耗設(shè)計(jì)；片上系統(tǒng)；集成電路設(shè)計(jì)1.引言隨著硅工藝水平的提高，單片IC實(shí)現(xiàn)更高性能和更多功能成為可能；另一方面，個(gè)人計(jì)算和通訊市場(chǎng)迅速膨脹，對(duì)高性能、多功能、便攜式的電子設(shè)備具有越來越廣泛的需求，單一芯片集成整個(gè)系統(tǒng)功能的“片上系統(tǒng)

2、”(SOC)應(yīng)運(yùn)而生。SOC固有的單芯片特征可大大提高系統(tǒng)性能、降低系統(tǒng)成本、功耗以及重量和尺寸，滿足市場(chǎng)的需求，同時(shí)，又使得硅工藝能力得到釋放，面向SOC的研發(fā)已成為學(xué)術(shù)界和產(chǎn)業(yè)界關(guān)注的熱點(diǎn)。SOC固有的優(yōu)勢(shì)為未來應(yīng)用提供了一個(gè)理想的實(shí)現(xiàn)平臺(tái)。然而，在超深亞微米工藝條件下，應(yīng)用傳統(tǒng)的設(shè)計(jì)方法學(xué)實(shí)現(xiàn)片上系統(tǒng)，面臨著設(shè)計(jì)、驗(yàn)證復(fù)雜度等許多難以有效解決的問題。現(xiàn)有的面向單一功能模塊電路的設(shè)計(jì)方法學(xué)已不能滿足SOC設(shè)計(jì)需求,因此,建立面向系統(tǒng)的新一代設(shè)計(jì)方法學(xué)勢(shì)在必行。完整的設(shè)計(jì)方法學(xué)包括設(shè)計(jì)流程、設(shè)計(jì)工具和設(shè)計(jì)庫(kù)等要素，能夠滿足產(chǎn)品性能、成本及上市時(shí)間等約束。隨著功耗問題在深亞微

3、米工藝條件的系統(tǒng)設(shè)計(jì)中的瓶頸效應(yīng)日益凸顯，低功耗設(shè)計(jì)必然成為新一代SOC設(shè)計(jì)方法學(xué)的重要內(nèi)容。本文針對(duì)SoC設(shè)計(jì)中的低功耗設(shè)計(jì)，首先分析了SoC中功耗的來源，然后分別在晶體管和邏輯門級(jí)、RTL級(jí)和系統(tǒng)結(jié)構(gòu)級(jí)對(duì)相應(yīng)的低功耗設(shè)計(jì)策略進(jìn)行討論。最后給出SoC系統(tǒng)中的低功耗設(shè)計(jì)策略。2.功耗來源功耗基本定義為能量消耗的速率，如下式所示：?EP??t-1-其中，ΔE為Δt時(shí)間內(nèi)消耗掉的能量。當(dāng)Δt趨于零時(shí)，公式代表瞬態(tài)功耗；否則，代表Δt時(shí)間內(nèi)的平均功耗。兩者意義不同，有不同的應(yīng)用背景和優(yōu)化策略。通常，以低功耗設(shè)計(jì)籠統(tǒng)地概括，實(shí)際研究可根據(jù)不同情況進(jìn)行區(qū)分：a.瞬態(tài)功耗優(yōu)化：目標(biāo)是降低

4、峰值功耗，解決電路可靠性問題，如電遷移、熱載流子等效應(yīng)對(duì)電路可靠性造成的影響；b.平均功耗優(yōu)化：目標(biāo)是降低給定時(shí)間內(nèi)的能量消耗(低能耗設(shè)計(jì))，主要針對(duì)電池供電的便攜電子設(shè)備，以延長(zhǎng)電池壽命或減輕設(shè)備重量。CMOS工藝有四種功耗來源：漏電流功耗；短路電流功耗；Standby電流功耗；開關(guān)電容電流功耗。其中，前三種功耗所占比重較小，約占30%。因此，現(xiàn)有功耗優(yōu)化技術(shù)主要面向占總功耗70%的開關(guān)電容電流功耗，此部分功耗源來自節(jié)點(diǎn)電容的充放電，其定量模型如式:12P????CV?fdd2其中，f為時(shí)鐘頻率，C為節(jié)點(diǎn)電容，α為節(jié)點(diǎn)的翻轉(zhuǎn)概率，Vdd為工作電平。隨著工藝水平的提高，次級(jí)物

5、理效應(yīng)日益顯著，使得前三項(xiàng)功耗來源所占比重有所增加，在功耗優(yōu)化技術(shù)研究中也逐步得到重視。3.低功耗設(shè)計(jì)策略低功耗設(shè)計(jì)是一個(gè)復(fù)雜的系統(tǒng)問題。在設(shè)計(jì)流程上包括功耗建模、評(píng)估以及優(yōu)化，在設(shè)計(jì)層次上包括從晶體管版圖級(jí)到系統(tǒng)功能級(jí)的所有抽象層次。并且，功耗的優(yōu)化與性能和面積等指標(biāo)的優(yōu)化密切相關(guān)，需要綜合考慮。以下分別在晶體管和邏輯門級(jí)、RTL級(jí)和系統(tǒng)結(jié)構(gòu)級(jí)討論SoC的低功耗設(shè)計(jì)策略。3.1晶體管和邏輯門級(jí)晶體管和邏輯門級(jí)是在功耗、性能之間進(jìn)行折中的最直接的層次，一般采取先進(jìn)的制造工藝來降低功耗，比如，當(dāng)采用更小的晶體管特征尺寸時(shí)，負(fù)載電容隨之減小，使得電路的開關(guān)功耗隨之減小。并且，當(dāng)電

6、源電壓從3.3V降到1.8V時(shí)，在相同頻率下，功耗降低為原來的0.3倍。但降低電源電壓會(huì)面臨一些問題，若降低電源電壓而閾值電壓不變，則噪聲容限會(huì)減小。因此閾值電壓要隨電源電壓的減小而相應(yīng)地減小?？墒菧p小閾值電壓會(huì)導(dǎo)致靜態(tài)功耗呈指數(shù)級(jí)地增加。-2-調(diào)整晶體管的閾值電壓可以有效地降低功耗，高閾值電壓可以有效地減少電路的亞閾值漏電流功耗，因此，電路的非關(guān)鍵路徑上可采用高閾值電壓的邏輯器件，在關(guān)鍵路徑上采用低閾值電壓提高電路性能。另外，電源門控法也是晶體管級(jí)低功耗設(shè)計(jì)的常用方法，與時(shí)鐘門控法相比，電源門控法不但能在電路進(jìn)入空閑狀態(tài)時(shí)徹底關(guān)掉動(dòng)態(tài)功耗，還能有效地控制靜態(tài)功耗。3.2寄存

7、器傳輸級(jí)寄存器傳輸級(jí)的低功耗設(shè)計(jì)目標(biāo)是降低數(shù)據(jù)通路的跳變次數(shù)，常用的方法有可變電源電壓、門控時(shí)鐘、通路平衡和編碼技術(shù)等。可變電源電壓技術(shù)，以及多電源電壓技術(shù)，多電源電壓技術(shù)在許多規(guī)模和復(fù)雜度較高的SoC中得到了較多的應(yīng)用；門控時(shí)鐘采用鎖存器是為了消除門控時(shí)鐘輸出的Glitch噪聲，避免引入動(dòng)態(tài)功耗；在組合電路中不同路徑有不同的延時(shí)，這些不平衡的路徑延時(shí)在路徑的匯聚處會(huì)產(chǎn)生Glitch噪聲帶來大量的額外動(dòng)態(tài)功耗，采用通路平衡技術(shù)，減少各路徑的延時(shí)以此來減少Glitch噪聲，進(jìn)而可以減少動(dòng)態(tài)功耗；低功耗編碼